栅极驱动电路及其移位寄存器的制造方法
【专利摘要】本发明公开一种栅极驱动电路及其移位寄存器。栅极驱动电路具有多个移位寄存器，而每个移位寄存器包含第一开关、第二开关、第三开关、第四开关以及第五开关。第一开关的第一端接收输入信号，而第一开关的第二端耦接于第二开关的控制端。第一开关的控制端及第三开关的第一端及控制端接收时钟信号，而第二开关的第二端接收另一时钟信号。第二开关的第一端及第四开关的第二端耦接于移位寄存器的输出端。第三开关的第二端、第四开关的控制端及第五开关的第二端相互耦接。第四开关及第五开关的第一端耦接于移位寄存器的系统电压端。
【专利说明】栅极驱动电路及其移位寄存器
【技术领域】
[0001] 本发明涉及一种栅极驱动电路及其移位寄存器，特别涉及一种布局面积精简的栅 极驱动电路及其移位寄存器。
【背景技术】
[0002] -般而言，显示面板包含有多个像素、栅极驱动电路以及源极驱动电路。栅极驱动 电路包含多级移位寄存器，用来提供多个栅极驱动信号，以控制像素的开启与关闭。源极驱 动电路则用以写入数据信号至被开启的像素。请参考图1，图1为现有技术的栅极驱动电路 100的示意图。栅极驱动电路100主要包括Μ个移位寄存器A^A 2、…AN_pAN、…AM，其中， N、Μ均为自然数。栅极驱动电路100操作于栅极高电位VGH、栅极低电位VGL之间，并接收 第一时钟信号CLK1、第二时钟信号CLK2以及第三时钟信号CLK3。由于栅极驱动电路100 受三个时钟信号的控制，故栅极驱动电路100为一种三相（three phase)栅极驱动电路。此 夕卜，栅极驱动电路100的第一个移位寄存器4接收起始触发信号ST，而栅极驱动电路100 的其他移位寄存器A 2至AM则接收其前一级移位寄存器所输出的栅极驱动信号。例如，移位 寄存器A2接收其前一级移位寄存器&所输出的栅极驱动信号&，移位寄存器A N接收其前 一级移位寄存器AN_i所输出的栅极驱动信号GN_i。在每一个帧周期（frame period)内，栅 极驱动电路100会依序地将栅极驱动信号h至GM传送至显示面板的栅极线（或称「扫描 线」），以控制像素的开启与关闭。
[0003] 栅极驱动电路100的每个移位寄存器&至八"分别接收第一时钟信号CLK1、第二 时钟信号CLK2以及第三时钟信号CLK3当中的两个时钟信号。以移位寄存器A N为例，移位 寄存器AN接收了第一时钟信号CLK1及第二时钟信号CLK2。请参考图2及图3,图2为图1 栅极驱动电路100的移位寄存器A N的电路图，而图3为图2移位寄存器AN的时序图。移位 寄存器AN包含六个开关T1至T6、第一电容Ca及第二电容Cb。其中，每个开关T1至T6皆 为P型金属氧化半导体晶体管（PM0S)，而开关T1及T2的控制端接收前一级移位寄存器A N_i 所输出的栅极驱动信号GN_i，开关T3的一端接收第一时钟信号CLK1，且开关T6的控制端接 收第二时钟信号CLK2。此外，开关T1的一端接收电压电平为栅极高电位VGH的直流偏压， 而开关T6的一端接收电压电平为栅极低电位VGL的直流偏压。基于上述移位寄存器A N的 电路架构，当移位寄存器AN接收到如图3所示栅极驱动信号GN_i、第一时钟信号CLK1及第 二时钟信号CLK2时，其节点Q的电压电平、BT的电压电平以及所输出的栅极驱动信号G N的 波形即会如图3所示。
[0004] 然而，因栅极驱动电路100需要由三个时钟信号（即CLK1、CLK2、CLK3)及两个系 统电压（即VGH和VGL)来驱动，故栅极驱动电路100至少需要五条的总线线（bus line) 来传递上述的时钟信号及系统电压。此外，每个移位寄存器4至AM具有六个开关及两个电 容，这亦使栅极驱动电路100的布线面积不易缩小。
【发明内容】
[0005] 本发明一实施例提供一种移位寄存器。上述移位寄存器包含第一输入端、第二输 入端、第三输入端、第一开关、第二开关、第三开关、第四开关以及第五开关。第一输入端用 以接收输入信号，第二输入端用以接收时钟信号，而第三输入端用以接收另一时钟信号。第 一开关具有第一端、第二端及控制端。第一开关的第一端稱接于第一输入端，而第一开关的 控制端耦接于第二输入端。第二开关具有第一端、第二端及控制端。第二开关的第一端耦 接于移位寄存器的输出端，第二开关的第二端耦接于第三输入端，而第二开关的控制端耦 接于第一开关的第二端。第三开关具有第一端、第二端及控制端，而第三开关的第一端及控 制端耦接于第二输入端。第四开关具有第一端、第二端及控制端。第四开关的第一端耦接 于系统电压端，第四开关的第二端耦接于移位寄存器的输出端，而第四开关的控制端耦接 于第三开关的第二端。第五开关具有第一端、第二端及控制端。第五开关的第一端耦接于 系统电压端，第五开关的第二端耦接于第三开关的第二端及第四开关的控制端，而第五开 关的控制端耦接于移位寄存器的输出端。
[0006] 本发明一实施例提供一种移位寄存器。此移位寄存器包含第一输入端、第二输入 端、第三输入端、第一开关、第二开关、第三开关、第四开关以及第五开关。第一输入端用以 接收输入信号。第二输入端用以接收时钟信号。第三输入端用以接收另一时钟信号。第一 开关具有第一端、第二端及控制端，第一开关的第一端耦接于第一输入端，而第一开关的控 制端耦接于第二输入端。第二开关具有第一端、第二端及控制端，第二开关的第一端耦接于 移位寄存器的输出端，第二开关的第二端耦接于第三输入端，而第二开关的控制端耦接于 第一开关的第二端。第三开关具有第一端、第二端及控制端，第三开关的第一端及控制端耦 接于第二输入端。第四开关具有第一端、第二端及控制端，第四开关的第一端耦接于系统电 压端，第四开关的第二端耦接于移位寄存器的输出端，而第四开关的控制端耦接于第三开 关的第二端。第五开关具有第一端、第二端及控制端，第五开关的第一端耦接于第三开关的 第二端及第四开关的控制端，第五开关的第二端耦接于第二输入端，而第五开关的控制端 耦接于第一开关的第二端。
[0007] 本发明一实施例提供一种栅极驱动电路。栅极驱动电路包含上述多个移位寄存 器。其中上述多个移位寄存器中的奇数级的移位寄存器的第二输入端及上述多个移位寄存 器中的偶数级的移位寄存器的第三输入端接收一第一时钟信号，而上述多个移位寄存器中 的奇数级的移位寄存器的第三输入端及上述多个移位寄存器中的偶数级的移位寄存器的 第二输入端接收一第二时钟信号。
[0008] 因本发明实施例的栅极驱动电路的每个移位寄存器仅需五个开关即可正常地运 作，故可减少栅极驱动电路所需的总开关量。再者，栅极驱动电路所需的时钟信号数为二， 且每个移位寄存器只需耦接至单一个系统电压端，故可简化移位寄存器的驱动方式，并有 利于提升在对栅极驱动电路的线路进行布线时的便利性。
【专利附图】
【附图说明】
[0009] 图1为现有技术的栅极驱动电路的示意图。
[0010] 图2为图1棚极驱动电路的移位寄存器的电路图。
[0011] 图3为图2移位寄存器的时序图。
[0012] 图4为本发明一实施例的栅极驱动电路的示意图。
[0013] 图5为图4栅极驱动电路的移位寄存器的电路图。
[0014] 图6为图5移位寄存器的时序图。
[0015] 图7为本发明另一实施例的栅极驱动电路的示意图。
[0016] 图8为图7栅极驱动电路的移位寄存器的电路图。
[0017] 图9为图8移位寄存器的时序图。
[0018] 图10为图4棚极驱动电路的移位寄存器的另一电路图。
[0019] 图11为图10移位寄存器的时序图。
[0020] 图12为图7棚极驱动电路的移位寄存器的另一电路图。
[0021] 图13为图12移位寄存器的时序图。
[0022] 【符号说明】
[0023] 100、400、700 栅极驱动电路
[0024] ApApApAwApAN+pAM 移位寄存器
[0025] BT 节点
[0026] Cl、Ca 第一电容
[0027] C2、Cb 第二电容
[0028] CK、CLK1、CLK2、CLK3、XCK 时钟信号
[0029] GpGpGpGwGpGwpGM 栅极驱动信号
[0030] ΙΝ0 系统电压端
[0031] IN1 第一输入端
[0032] IN2 第二输入端
[0033] IN3 第三输入端
[0034] Q 节点
[0035] Q1 第一开关
[0036] Q2 第二开关
[0037] Q3 第三开关
[0038] Q4 第四开关
[0039] Q5 第五开关
[0040] SR^ SR2, SRn, SRm 移位寄存器
[0041] ST 起始触发信号
[0042] T1 至 T6 开关
[0043] !\至1^ 时间点
[0044] Out 输出端
[0045] VGH 栅极高电位
[0046] VGL 栅极低电位
【具体实施方式】
[0047] 请参考图4,图4为本发明一实施例的栅极驱动电路400的示意图。栅极驱动电 路400包含Μ个移位寄存器SRi、SR 2、···SIVpSIV "ΑΚ，其中，N、M均为自然数。当栅极 驱动电路400启动时，栅极驱动电路400会接收时钟信号CK以及时钟信号XCK，并受到电压 电平为栅极高电位VGH的直流偏压。由于栅极驱动电路400的操作受两个时钟信号CK及 XCK的控制，故栅极驱动电路400为二相（two phase)栅极驱动电路。移位寄存器SRi至SRm 的每一个移位寄存器各包含系统电压端ΙΝ0、第一输入端INI、第二输入端IN2、第三输入端 IN3以及输出端Out,而在每一个巾贞周期（frame period)内，栅极驱动电路400会经由各移 位寄存器SRi至SRM的输出端Out依序地将栅极驱动信号匕至G M输出至显示面板的栅极 线，以控制显示面板的像素的开启与关闭。
[0048] 各移位寄存器SRi至SRM的系统电压端ΙΝ0用以分别接收电压电平为栅极高电位 VGH的直流偏压。此外，栅极驱动电路400的第一个移位寄存器SRi的第一输入端IN1接收 起始触发信号ST，而其他移位寄存器SR 2至SRM的第一输入端IN1则接收其前一级移位寄 存器所输出的栅极驱动信号。例如，移位寄存器SR 2的第一输入端IN1接收其前一级移位 寄存器S&所输出的栅极驱动信号Gi ;而移位寄存器SRN的第一输入端IN1接收其前一级移 位寄存器SRN_i所输出的栅极驱动信号G N_i。再者，上述的起始触发信号ST每隔一个帧周期 具有一个脉冲，而控制栅极驱动电路400可依据触发信号ST的脉冲，在每个帧周期内依序 地输出栅极驱动信号h至G m。
[0049] 第二输入端IN2与第三输入端IN3则分别用以接收时钟信号CK及时钟信号XCK。 其中，移位寄存器SRi至SR M中的奇数级的移位寄存器（如SR)的第二输入端IN2及移位 寄存器SRi至SRM中的偶数级的移位寄存器（如SR 2)的第三输入端IN3接收时钟信号XCK， 而移位寄存器SRi至SRM中的奇数级的移位寄存器（如SR)的第三输入端IN3及移位寄存 器SRi至SR M中的偶数级的移位寄存器（如SR2)的第二输入端IN2接收时钟信号CK。而需 了解的，图4绘示当N为奇数时的情况，故移位寄存器SR N为一个奇数级的移位寄存器，而 移位寄存器SRN_i则为一个偶数级的移位寄存器。如图4所示，第N个移位寄存器SR N的第 二输入端IN2及第三输入端IN3分别接收时钟信号XCK及CK，而第N-1个移位寄存器SRN_i 的第二输入端IN2及第三输入端IN3分别接收时钟信号CK及XCK。然而，倘若N为偶数，则 移位寄存器SRN为一个偶数级的移位寄存器，而移位寄存器SR N_i则为一个奇数级的移位寄 存器。在此情况下，第N个移位寄存器SRN的第二输入端IN2及第三输入端IN3则会分别 接收时钟信号CK及XCK，而第N-1个移位寄存器SR N_i的第二输入端IN2及第三输入端IN3 则分别接收时钟信号XCK及CK。
[0050] 请参考图5,图5为图4栅极驱动电路400的移位寄存器SRN的电路图。在此假设 N为奇数，而移位寄存器SRN为移位寄存器SRi至SRM中的一个奇数级的移位寄存器。因此， 第N个移位寄存器SR N的第二输入端IN2及第三输入端IN3分别接收时钟信号XCK及CK。 移位寄存器SRN还包含第一开关Q1、第二开关Q2、第三开关Q3、第四开关Q4及第五开关Q5。 在本实施例中，这五个开关皆为P型的晶体管（如P型薄膜晶体管或P型金属氧化半导体 晶体管）。每个开关皆具有第一端、第二端及控制端。其中，第一开关Q1的第一端耦接于 第一输入端IN1，第一开关Q1的第二端耦接于第二开关Q2的控制端，而第一开关Q1的控 制端f禹接于第二输入端IN2。第二开关Q2的第一端f禹接于移位寄存器SR N的输出端Out， 而第二开关Q2的第二端耦接于第三输入端IN3。第三开关Q3的第一端及控制端皆耦接于 第二输入端IN2,而第三开关Q3的第二端耦接于第四开关Q4的控制端。第四开关Q4的第 一端耦接于系统电压端ΙΝ0,而第四开关Q2的第二端耦接于移位寄存器SR N的输出端Out。 第五开关Q5的第一端耦接于系统电压端ΙΝ0,第五开关Q5的第二端耦接于节点Q、第三开 关Q3的第二端及第四开关Q4的控制端，而第五开关Q5的控制端耦接于移位寄存器SRN的 输出端Out。
[0051] 为说明移位寄存器SRN的操作方式，请同时参考图5及图6。图6为图5移位寄存 器SR N的时序图。时钟信号CK及XCK的电压电平会周期性地在栅极高电位VGH及栅极低 电位VGL之间切换，而时钟信号CK及XCK的电压电平不同时为栅极低电位VGL。其中，栅极 高电位VGH高于栅极低电位VGL，而由于时钟信号CK及XCK在波形上具有互补的特性，并因 时钟信号CK及XCK会如上述方式被输入至各移位寄存器SRi至SR M的第二输入端IN2及第 三输入端IN3,故奇数级移位寄存器的操作方式与偶数级移位寄存器的操作方式将会是一 致的。
[0052] 在时间点?\至T2的时段内，栅极驱动信号GN_i及时钟信号XCK的电压电平都为栅 极低电位VGL，而时钟信号CK处于栅极高电位VGH。此时，第一开关Q1及第三开关Q3因时 钟信号XCK的电压电平为栅极低电位VGL而被开启。再者，因第三开关Q3被开启，且因时 钟信号XCK处于栅极低电位VGL，故节点Q的电压电平为栅极低电位VGL，并使第四开关Q4 被开启。此外，因第一开关Q1被开启，且因栅极驱动信号G N_i处于栅极低电位VGL，故节点 BT的电压电平会被下拉至栅极低电位VGL，并使第二开关Q2被开启。此时，因第二开关Q2 被开启，且因时钟信号CK处于栅极高电位VGH，故移位寄存器SR N的输出端Out所输出的栅 极驱动信号GN会处于栅极高电位VGH，并使得第五开关Q5因栅极驱动信号G N处于栅极高 电位VGH而被关闭。
[0053] 在时间点T2至T3的时段内，因栅极驱动信号GN_i、时钟信号CK及时钟信号XCK都 处于栅极高电位VGH，且因节点BT及Q的电压电平维持在栅极低电位VGL，故第二开关Q2 及第四开关Q4被开启，而第一开关Q1及第三开关Q3被关闭。此时，移位寄存器SR N的输 出端Out所输出的栅极驱动信号GN则维持在栅极高电位VGH，而使得第五开关Q5被关闭。
[0054] 在时间点T3至T4的时段内，栅极驱动信号GN_i及时钟信号XCK处于栅极高电位 VGH，而时钟信号CK处于栅极低电位VGL。此时，第一开关Q1及第三开关Q3会因时钟信号 XCK处于栅极高电位VGH而被关闭。此外，第二开关Q2因节点BT的电压电平低于栅极低 电位VGL而被开启。再者，由于第二开关Q2的寄生电容（parasitic capacitor)的稱合效 应，故当时钟信号CK的电压电平由栅极高电位VGH切换至栅极低电位VGL时，节点BT的电 压电平会由栅极低电位VGL再往下拉。此外，因第二开关Q2被开启且时钟信号CK处于栅 极低电位VGL，故栅极驱动信号G N会被下拉至栅极低电位VGL，并使得第五开关Q5因栅极 驱动信号GN处于栅极低电位VGL而被开启。节点Q的电压电平则因第五开关Q5的开启而 由栅极低电位VGL被上拉至栅极高电位VGH，并使第四开关Q4被关闭。
[0055] 在时间点T4至T5的时段内，栅极驱动信号GN_i、时钟信号CK及时钟信号XCK都处 于栅极高电位VGH。此时，因时钟信号XCK处于栅极高电位VGH，故第一开关Q1及第三开关 Q3会被关闭。此外，因时钟信号CK的电压电平由栅极低电位VGL切换至栅极高电位VGH， 且因第二开关Q2的寄生电容的耦合效应，故节点BT的电压电平被上拉至栅极低电位VGL， 而这期间第二开关Q2仍维持在被开启的状态。此外，因第二开关Q2被开启，且因时钟信号 CK的电压电平由栅极低电位VGL切换至栅极高电位VGH，故栅极驱动信号GN的电压电平会 被上拉至栅极高电位VGH。再者，因栅极驱动信号G N的电压电平被上拉至栅极高电位VGH， 故第五开关Q5会被关闭。第四开关Q4则因节点Q的电压电平维持在栅极高电位VGH而被 关闭。
[0056] 在时间点T5至T6的时段内，栅极驱动信号GN_i及时钟信号CK处于栅极高电位VGH， 而时钟信号XCK处于栅极低电位VGL。此时，第一开关Q1及第三开关Q3因时钟信号XCK 的电压电平为栅极低电位VGL而被开启。此外，因第一开关Q1被开启，且因栅极驱动信号 GN_i处于栅极高电位VGH，故节点BT的电压电平会被提升至栅极高电位VGH，且第二开关Q2 会被关闭。再者，因第三开关Q3被开启，且因时钟信号XCK处于栅极低电位VGL，故节点Q 的电压电平会被下拉至栅极低电位VGL，并使第四开关Q4被开启，而栅极驱动信号GN的电 压电平则维持在栅极高电位VGH。此时，第五开关Q5则因栅极驱动信号G N处于栅极高电位 VGH而维持在被关闭的状态。
[0057] 在时间点T6至T7的时段内，栅极驱动信号GN_i、时钟信号CK及时钟信号XCK都处 于栅极高电位VGH。此时，因时钟信号XCK及栅极驱动信号G N皆处于栅极高电位VGH，故第 一开关Q1、第三开关Q3及第五开关Q5会被关闭，并使得节点BT及Q的电压电平分别维持 在栅极高电位VGH及栅极低电位VGL。此外，因节点BT及Q的电压电平分别维持在栅极高 电位VGH及栅极低电位VGL，故第二开关Q2继续地被关闭，而第四开关Q4继续地被开启。
[0058] 在时间点T7至T8的时段内，栅极驱动信号GN_i及时钟信号XCK处于栅极高电位 VGH，而时钟信号CK处于栅极低电位VGL。此时，因时钟信号XCK及栅极驱动信号GN皆处于 栅极高电位VGH，故第一开关Q1、第三开关Q3及第五开关Q5会被关闭，并使得节点BT及Q 的电压电平分别维持在栅极高电位VGH及栅极低电位VGL。此外，因节点BT及Q的电压电 平分别维持在栅极高电位VGH及栅极低电位VGL，故第二开关Q2继续地被关闭，而第四开关 Q4继续地被开启。
[0059] 在时间点T8至T9的时段内，栅极驱动信号GN_i、时钟信号CK及时钟信号XCK都处 于栅极高电位VGH。此时，因时钟信号XCK及栅极驱动信号G N皆处于栅极高电位VGH，故第 一开关Q1、第三开关Q3及第五开关Q5会被关闭，并使得节点BT及Q的电压电平分别维持 在栅极高电位VGH及栅极低电位VGL。此外，因节点BT及Q的电压电平分别维持在栅极高 电位VGH及栅极低电位VGL，故第二开关Q2继续地被关闭，而第四开关Q4继续地被开启。
[0060] 在时间点T9至T1(l的时段内，栅极驱动信号G N_i及时钟信号CK处于栅极高电位 VGH，而时钟信号XCK处于栅极低电位VGL。此时，因时钟信号XCK处于栅极低电位VGL，故 第一开关Q1及第三开关Q3会被开启。此外，因第一开关Q1被开启，且因栅极驱动信号G N_i 处于栅极高电位VGH，故节点BT的电压电平会维持在栅极高电位VGH，且第二开关Q2会继 续地被关闭。再者，因第三开关Q3被开启，且因时钟信号XCK处于栅极低电位VGL，故节点 Q的电压电平会维持在栅极低电位VGL，并使第四开关Q4继续地被开启，而栅极驱动信号Gn 的电压电平则维持在栅极高电位VGH。此时，第五开关Q5则因栅极驱动信号Gn而维持在被 关闭的状态。
[0061] 在本发明另一实施例中，各移位寄存器S&至SRM可还包含第一电容C1，如图5所 示。第一电容C1耦接于系统电压端ΙΝ0及第四开关Q4的控制端之间，用于稳定节点Q的 电压电平，以避免第四开关Q4因节点Q上的噪声而不正常地开启和/或关闭。
[0062] 虽然在上述实施例中以第一开关Q1、第二开关Q2、第三开关Q3、第四开关Q4及第 五开关Q5皆为P型的晶体管作说明，但本发明并不以此为限。举例来说，在本发明另一实 施例中，第一开关Q1、第二开关Q2、第三开关Q3、第四开关Q4及第五开关Q5可皆为N型的 晶体管（如N型薄膜晶体管或N型金属氧化半导体晶体管）。请参考图7至图9。图7为 本发明另一实施例的棚极驱动电路7〇〇的不意图，图8为图7棚极驱动电路700的移位寄 存器SRN的电路图，而图9为图8移位寄存器SR N的时序图。栅极驱动电路700亦包含有Μ 个移位寄存器SRi至SRM，且移位寄存器SRi至SRM的每一个移位寄存器亦包含有系统电压 端ΙΝ0、第一输入端IN1、第二输入端IN2、第三输入端IN3、输出端Out、第一开关Q1、第二开 关Q2、第三开关Q3、第四开关Q4及第五开关Q5。其中，栅极驱动电路700与图4中的栅极 驱动电路400之间的差异在于栅极驱动电路700受到电压电平为栅极低电位VGL的直流偏 压，而栅极驱动电路700各信号（如时钟信号CK及XCK与各栅极驱动信号匕至G M)的波 形相较于栅极驱动电路400的信号的波形则是上下相反，且栅极驱动电路700的第一开关 Q1、第二开关Q2、第三开关Q3、第四开关Q4及第五开关Q5皆为N型的晶体管，而栅极驱动 电路700的各移位寄存器SRi至SR M的系统电压端ΙΝ0则用以接收电压电平为栅极低电位 VGL的直流偏压。此外，由于驱动电路700的移位寄存器SRi至SRM具有与驱动电路400的 移位寄存器SRi至SR M对称的电路架构，故驱动电路700的各移位寄存器SRi至SRM的操作 方式会与驱动电路400的各移位寄存器SRi至SR M的操作方式相仿，而不再赘述。
[0063] 此外，图5的移位寄存器SRN可由图10的移位寄存器SRN取代。请参考图10及图 11，图10为图4栅极驱动电路400的移位寄存器SRN的另一电路图，而图11为图10移位 寄存器SR N的时序图。在此实施例中，移位寄存器SRN的第一开关Q1、第二开关Q2、第三开 关Q3、第四开关Q4及第五开关Q5皆为P型的晶体管（如P型薄膜晶体管或P型金属氧化 半导体晶体管）。其中，第一开关Q1的第一端耦接于第一输入端IN1，第一开关Q1的第二 端耦接于节点BT，而第一开关Q1的控制端耦接于第二输入端IN2。第二开关Q2的第一端 耦接于移位寄存器SR N的输出端Out，第二开关Q2的第二端耦接于第三输入端IN3,而第二 开关Q2的控制端耦接于节点BT及第一开关Q1的第二端。第三开关Q3的第一端及控制端 耦接于第二输入端IN2,而第三开关Q3的第二端耦接于节点Q。第四开关Q4的第一端耦接 于系统电压端ΙΝ0,第四开关Q4的第二端耦接于移位寄存器SR N的输出端Out，而第四开关 Q4的控制端耦接于节点Q及第三开关Q3的第二端。第五开关Q5的第一端耦接于节点Q、 第三开关Q3的第二端及第四开关Q4的控制端，第五开关Q5的第二端耦接于第三开关Q3 的控制端及第二输入端IN2,而第五开关Q5的控制端耦接于节点BT、第一开关Q1的第二端 及第二开关Q2的控制端。
[0064] 以下则就图10中的移位寄存器SRN的操作方式予以说明。在时间点?\至T 2的时 段内，栅极驱动信号GN_i及时钟信号XCK的电压电平都为栅极低电位VGL，而时钟信号CK处 于栅极高电位VGH。此时，第一开关Q1及第三开关Q3因时钟信号XCK的电压电平为栅极低 电位VGL而被开启。再者，因第三开关Q3被开启，且因时钟信号XCK处于栅极低电位VGL， 故节点Q的电压电平为栅极低电位VGL，并使第四开关Q4被开启。此外，因第一开关Q1被 开启，且因栅极驱动信号G N_i处于栅极低电位VGL，故节点BT的电压电平会被下拉至栅极低 电位VGL，并使第二开关Q2及第五开关Q5被开启。此时，因第二开关Q2被开启，且因时钟 信号CK处于栅极高电位VGH，故移位寄存器SR N的输出端Out所输出的栅极驱动信号GN会 处于栅极高电位VGH。
[0065] 在时间点T2至T3的时段内，栅极驱动信号GN_i、时钟信号CK及时钟信号XCK都处 于栅极高电位VGH。此时，第一开关Q1及第三开关Q3因时钟信号XCK的电压电平为栅极 高电位VGH而被关闭，而节点BT因浮接（floating)而处于大约为栅极低电位VGL的电压 电平，第二开关Q2及第五开关Q5则因而被开启。此时，因第二开关Q2被开启且时钟信号 CK处于栅极高电位VGH，故移位寄存器SRN的输出端Out所输出的栅极驱动信号GN维持在 栅极高电位VGH。此外，因第五开关Q5被开启，且因时钟信号XCK处于栅极高电位VGH，故 Q的电压电平会被上拉至栅极高电位VGH，而第四开关Q4则因而被关闭。
[0066] 在时间点T3至T4的时段内，栅极驱动信号GN_i及时钟信号XCK处于栅极高电位 VGH，而时钟信号CK处于栅极低电位VGL。此时，第一开关Q1及第三开关Q3会因时钟信 号XCK处于栅极高电位VGH而被关闭。此外，因节点BT的电压电平低于栅极低电位VGL， 故第二开关Q2及第五开关Q5会被开启。再者，由于第二开关Q2的寄生电容（parasitic capacitor)的稱合效应，故当时钟信号CK的电压电平由栅极高电位VGH切换至栅极低电位 VGL时，节点BT的电压电平会由栅极低电位VGL再往下拉。此外，因第二开关Q2被开启且 时钟信号CK处于栅极低电位VGL，故栅极驱动信号G N会被下拉至栅极低电位VGL。又因第 五开关Q5被开启，且因时钟信号XCK处于栅极高电位VGH，故节点Q的电压电平会维持在栅 极高电位VGH，而第四开关Q4则因此被关闭。
[0067] 在时间点T4至T5的时段内，栅极驱动信号GN_i、时钟信号CK及时钟信号XCK都处 于栅极高电位VGH。此时，因时钟信号XCK处于栅极高电位VGH，故第一开关Q1及第三开关 Q3会被关闭。此外，因时钟信号CK的电压电平由栅极低电位VGL切换至栅极高电位VGH，且 因第二开关Q2的寄生电容的耦合效应，故节点BT的电压电平被上拉至栅极低电位VGL，而 这期间第二开关Q2及第五开关Q5仍维持在被开启的状态。此外，因第二开关Q2被开启， 且因时钟信号CK的电压电平由栅极低电位VGL切换至栅极高电位VGH，故栅极驱动信号G n 的电压电平会被上拉至栅极高电位VGH。又因第五开关Q5被开启，且因时钟信号XCK处于 栅极高电位VGH，故节点Q的电压电平会维持在栅极高电位VGH，而第四开关Q4则维持在被 关闭的状态。
[0068] 在时间点T5至T6的时段内，栅极驱动信号GN_i及时钟信号CK处于栅极高电位VGH， 而时钟信号XCK处于栅极低电位VGL。此时，第一开关Q1及第三开关Q3因时钟信号XCK的 电压电平为栅极低电位VGL而被开启。此外，因第一开关Q1被开启，且因栅极驱动信号GN_i 处于栅极高电位VGH，故节点BT的电压电平会被提升至栅极高电位VGH，而第二开关Q2及 第五开关Q5因此而被关闭。再者，因第三开关Q3被开启，且因时钟信号XCK处于栅极低电 位VGL，故节点Q的电压电平会被下拉至栅极低电位VGL，并使第四开关Q4被开启，而栅极 驱动信号G N的电压电平则维持在栅极高电位VGH。
[0069] 在时间点T6至T7的时段内，栅极驱动信号GN_i、时钟信号CK及时钟信号XCK都处 于栅极高电位VGH。此时，因时钟信号XCK处于栅极高电位VGH，故第一开关Q1及第三开 关Q3会被关闭，并使得节点BT及Q的电压电平分别维持在栅极高电位VGH及栅极低电位 VGL。此外，因节点BT及Q的电压电平分别维持在栅极高电位VGH及栅极低电位VGL，故第 二开关Q2及第五开关Q5继续地被关闭，而第四开关Q4继续地被开启。
[0070] 在时间点T7至T8的时段内，栅极驱动信号GN_i及时钟信号XCK处于栅极高电位 VGH，而时钟信号CK处于栅极低电位VGL。此时，因时钟信号XCK处于栅极高电位VGH，故第 一开关Q1及第三开关Q3会被关闭，并使得节点BT及Q的电压电平分别维持在栅极高电位 VGH及栅极低电位VGL。此外，因节点BT及Q的电压电平分别维持在栅极高电位VGH及栅 极低电位VGL，故第二开关Q2及第五开关Q5继续地被关闭，而第四开关Q4继续地被开启。
[0071] 在时间点T8至T9的时段内，栅极驱动信号GN_i、时钟信号CK及时钟信号XCK都处 于栅极高电位VGH。此时，因时钟信号XCK处于栅极高电位VGH，故第一开关Q1及第三开 关Q3会被关闭，并使得节点BT及Q的电压电平分别维持在栅极高电位VGH及栅极低电位 VGL。此外，因节点BT及Q的电压电平分别维持在栅极高电位VGH及栅极低电位VGL，故第 二开关Q2及第五开关Q5继续地被关闭，而第四开关Q4继续地被开启。
[0072] 在时间点T9至T1(l的时段内，栅极驱动信号G N_i及时钟信号CK处于栅极高电位 VGH，而时钟信号XCK处于栅极低电位VGL。此时，因时钟信号XCK处于栅极低电位VGL，故 第一开关Q1及第三开关Q3会被开启。此外，因第一开关Q1被开启，且因栅极驱动信号G N_i 处于栅极高电位VGH，故节点BT的电压电平会维持在栅极高电位VGH，且第二开关Q2及第 五开关Q5会继续地被关闭。再者，因第三开关Q3被开启，且因时钟信号XCK处于栅极低电 位VGL，故节点Q的电压电平会维持在栅极低电位VGL，并使第四开关Q4继续地被开启，而 栅极驱动信号G N的电压电平则维持在栅极高电位VGH。
[0073] 在本发明另一实施例中，图10的移位寄存器SRN可还包含第一电容C1。第一电容 C1耦接于系统电压端ΙΝ0及第四开关Q4的控制端之间，用于稳定节点Q的电压电平，以避 免第四开关Q4因节点Q上的噪声而不正常地开启和/或关闭。此外，在本发明的另一实施 例中，图10的移位寄存器SR N可还包含第二电容C2。第二电容C2耦接于第五开关Q5的控 制端及移位寄存器SRN的输出端Out之间，用以稳定节点BT及输出端Out的电压电平，以 避免第二开关Q2及第五开关Q5因节点BT上的噪声而不正常地开启和/或关闭，并避免栅 极驱动信号G N的噪声的产生。
[0074] 相似地，图10中的移位寄存器SRN的第一开关Q1、第二开关Q2、第三开关Q3、第四 开关Q4及第五开关Q5也可改以N型的晶体管的方式实施。请参考图12及图13。图12为 图7栅极驱动电路700的移位寄存器SR N的另一电路图，而图13为图12移位寄存器SRN的 时序图。在此实施例中，移位寄存器SR N的系统电压端ΙΝ0用以接收电压电平为栅极低电 位VGL的直流偏压，且图13中各信号（如时钟信号CK及XCK与各栅极驱动信号Gi至G m) 的波形相较于图11中的波形位准是上下相反的。由于图12的移位寄存器5馬具有与图10 的移位寄存器3馬对称的电路架构，故图12的移位寄存器SR N的操作方式会与图10的移位 寄存器SRN的操作方式相仿，而不再赘述。
[0075] 综上所述，相较于现有技术的栅极驱动电路的移位寄存器，因本发明实施例的栅 极驱动电路的每个移位寄存器仅需五个开关即可正常地运作，故可减少栅极驱动电路所需 的总开关量。再者，栅极驱动电路所需的时钟信号数为二，且每个移位寄存器只需耦接至单 一个系统电压端，故可简化移位寄存器的驱动方式，并因此可减少用以传递时钟信号及系 统电压时所需的总线线（busline)的数目，而有利于提升在对栅极驱动电路的线路进行布 线时的便利性。
[0076] 以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修 饰，皆应属本发明的涵盖范围。
【权利要求】
1. 一种移位寄存器，包含： 第一输入端，用以接收输入信号； 第二输入端，用以接收时钟信号； 第三输入端，用以接收另一时钟信号； 第一开关，具有第一端、第二端及控制端，该第一端稱接于该第一输入端，而该控制端 耦接于该第二输入端； 第二开关，具有第一端、第二端及控制端，该第二开关的该第一端耦接于该移位寄存器 的输出端，该第二开关的该第二端耦接于该第三输入端，而该第二开关的该控制端耦接于 该第一开关的该第二端； 第三开关，具有第一端、第二端及控制端，该第三开关的该第一端及该控制端耦接于该 第二输入端； 第四开关，具有第一端、第二端及控制端，该第四开关的该第一端耦接于系统电压端， 该第四开关的该第二端耦接于该移位寄存器的该输出端，而该第四开关的该控制端耦接于 该第三开关的该第二端；以及 第五开关，具有第一端、第二端及控制端，该第五开关的该第一端耦接于该系统电压 端，该第五开关的该第二端耦接于该第三开关的该第二端及该第四开关的该控制端，而该 第五开关的该控制端耦接于该移位寄存器的该输出端。
2. -种移位寄存器，包含： 第一输入端，用以接收输入信号； 第二输入端，用以接收时钟信号； 第三输入端，用以接收另一时钟信号； 第一开关，具有第一端、第二端及控制端，该第一端稱接于该第一输入端，而该控制端 耦接于该第二输入端； 第二开关，具有第一端、第二端及控制端，该第二开关的该第一端耦接于该移位寄存器 的输出端，该第二开关的该第二端耦接于该第三输入端，而该第二开关的该控制端耦接于 该第一开关的该第二端； 第三开关，具有第一端、第二端及控制端，该第三开关的该第一端及该控制端耦接于该 第二输入端； 第四开关，具有第一端、第二端及控制端，该第四开关的该第一端耦接于系统电压端， 该第四开关的该第二端耦接于该移位寄存器的该输出端，而该第四开关的该控制端耦接于 该第三开关的该第二端；以及 第五开关，具有第一端、第二端及控制端，该第五开关的该第一端耦接于该第三开关的 该第二端及该第四开关的该控制端，该第五开关的该第二端耦接于该第二输入端，而该第 五开关的该控制端耦接于该第一开关的该第二端。
3. 如权利要求1或2所述的移位寄存器，还包含第一电容，耦接于该系统电压端及该第 四开关的该控制端之间。
4. 如权利要求2所述的移位寄存器，还包含第二电容，耦接于该第五开关的该控制端 及该移位寄存器的该输出端之间。
5. 如权利要求1或2所述的移位寄存器，其中该系统电压端的电压电平为第一电压电 平，而该第二输入端及该第三输入端所接收的两时钟信号的电压电平在该第一电压电平及 一第二电压电平切换且不同时为该第二电压电平。
6. 如权利要求1或2所述的移位寄存器，其中该第一开关、该第二开关、该第三开关、该 第四开关及该第五开关皆为薄膜晶体管和金属氧化半导体晶体管其中之一。
7. -种栅极驱动电路，包含多个如权利要求1或2所述的移位寄存器，其中这些移位寄 存器中的奇数级的移位寄存器的该第二输入端及这些移位寄存器中的偶数级的移位寄存 器的该第三输入端接收第一时钟信号，而这些移位寄存器中的奇数级的移位寄存器的该第 三输入端及这些移位寄存器中的偶数级的移位寄存器的该第二输入端接收第二时钟信号。
8. 如权利要求7所述的栅极驱动电路，其中该系统电压端的电压电平为第一电压电 平，而该第一时钟信号及该第二时钟信号在该第一电压电平及第二电压电平切换且不同时 为该第二电压电平。
9. 如权利要求7所述的栅极驱动电路，其中这些移位寄存器中的第一个移位寄存器的 该第一输入端接收起始触发信号，而这些移位寄存器中的第N个移位寄存器的该第一输入 端耦接于第N-1个移位寄存器的该输出端，N为大于1的整数。
【文档编号】G11C19/28GK104064136SQ201410314068
【公开日】2014年9月24日 申请日期:2014年7月3日 优先权日:2014年5月14日
【发明者】郑士嵩 申请人:友达光电股份有限公司