位线驱动电路及非易失性存储电路的制作方法

本申请涉及半导体制造领域，尤其涉及一种位线驱动电路及非易失性存储电路。

背景技术：

nvm(nonvolatilememory，非易失性存储电路)需要许多驱动电路来控制非易失性存储电路的工作，驱动电路用于控制字线(wordline，wl)、控制栅极(controlgate，cg)、位线驱动(bitline，bl)、源极线(sourceline，sl)和选择栅极(selectline，sl)，以控制非易失性存储电路在各操作过程的偏置电压，包括编程操作、删除操作和读操作。

图1示出在现有技术中bl驱动电路1’(位线驱动电路)和sl驱动电路2’(源极线驱动电路)。如图1所示，读模式下，第一pmos晶体管p1的源极与电压源vcc连接，当所述第一pmos晶体管p1的栅极输入电压为低电平值(例如0v)时，所述第一pmos晶体管p1导通，并将所述电压源vcc的电压经漏极传输至位线bl中，以完成预充电(pre-charging)，接着所述第一pmos晶体管p1的栅极输入电压为高电平值(例如3.3v)时，所述第一pmos晶体管p1截止，当选择栅极sg选择到该存储单元时，第二pmos晶体管p2、第三pmos晶体管p3和第一nmos晶体管n1导通，则传感放大电路3’通过所述第二pmos晶体管p2、第三pmos晶体管p3和所述第一nmos晶体管n1经位线bl获取读信号。通常pmos晶体管的vg(栅极电压)为0.7v，当电压源vcc超过1.5v情况下，毫无疑问地，传感放大电路3’经第二pmos管p2和第三pmos管p3可以加快读速度。然而，当电压源vcc降低(例如1.2v或1v)时，较低的电压源vcc输入会降低从位线bl 到传感放大电路3’(senseamplifier，sa)的传输速度，进而影响读取速度。

技术实现要素：

本申请要解决的技术问题是，提供一种位线驱动电路及包括位线驱动电路的非易失性存储电路，以能够在低电源供应产品中利用nmos晶体管的更高的栅极和基底的电压差来提高读传感速度。

为解决上述技术问题，本申请提供了一种位线驱动电路，其中，所述位线驱动电路包括：

位线充电单元，其连接至第一稳压电源和第一输入信号，以基于所述第一输入信号将存储单元充电至第一稳压电源值；

位线驱动单元，其连接至第二输入信号、第三输入信号、高压开关电路的输出端和所述位线充电单元的输出端、以基于所述第二输入信号控制所述存储单元的开启；

传感放大电路保护单元，其连接至第四输入信号、所述高压开关电路的输出端和传感放大电路的输入端，以控制所述传感放大电路的输入电压；

第二稳压电源，其与所述位线充电单元、所述位线驱动单元和所述传感放大电路保护单元相连；

第三稳压电源，其与所述位线驱动单元和所述传感放大电路保护单元相连。

进一步地，所述位线充电单元包括：

第一nmos晶体管，其栅极连接至所述第一输入信号、漏极连接至所述第一稳压电源、源极连接至所述存储单元的输入端、基底连接至所述第二稳压电源。

进一步地，所述位线驱动单元包括：

所述第二nmos晶体管，其栅极连接至第二输入信号、漏极连接至所述第一nmos晶体管的源极、基底通过第一二极管连接至所述第二稳压电源；

所述第一二极管，其正极连接至所述第二nmos晶体管和所述第三稳压电源、负极连接至所述第二稳压电源；

所述第三nmos晶体管，其栅极连接至第三输入信号、漏极连接至所述第二nmos晶体管的源极、基底通过第二二极管连接至所述第二稳压电源；

所述第二二极管，其正极连接至所述第三nmos晶体管和所述第三稳压电源、负极连接至所述第二稳压电源。

进一步地，所述传感放大电路保护单元包括：

第四nmos晶体管，其栅极连接至所述第四输入信号、漏极连接至所述第三nmos晶体管的源极、基底通过第三二极管连接至所述第二稳压电源、源极连接至传感放大电路的输入端；

所述第三二极管，其正极连接至所述第四nmos晶体管和所述第三稳压电源、负极连接至所述第二稳压电源。

进一步地，所述第一nmos晶体管、第二nmos晶体管、第三nmos晶体管和第四nmos晶体管均为高压nmos晶体管。

进一步地，在读模式下，所述第一稳压电源和所述第二稳压电源的电压值均为1.0v～1.5v，在其他模式下，所述第一稳压电源的电压值小于第二稳压电源的电压值。所述第一输入信号输出2.8v～3.5v的高电平和接地电压值的低电平。

根据本申请另一方面提供了一种非易失性存储电路，其中，包括位线驱动电路、存储单元、传感放大电路、高压开关电路和源极驱动电路。

其中，所述位线驱动电路包括：

位线充电单元，其连接至第一稳压电源和第一输入信号，以基于所述第一输入信号将所述存储单元充电至第一稳压电源值；

位线驱动单元，其连接至第二输入信号、高压开关电路的输出端和所述位线充电单元的输出端、以基于所述第二输入信号控制所述存储单元的开启；

传感放大电路保护单元，其连接至第四输入信号、所述高压开关 电路的输出端和传感放大电路的输入端，以控制所述传感放大电路的输入电压；

第二稳压电源，其与所述位线充电单元、所述位线驱动单元和所述传感放大电路保护单元相连；

第三稳压电源，其与所述位线驱动单元和所述传感放大电路保护单元相连；

所述传感放大电路用于感测和放大存储单元的输入电压；

所述源极驱动电路，其连接至所述高压开关电路的输出端、第四输入信号和第三稳压电源。

进一步地，所述位线充电单元包括：

第一nmos晶体管，其栅极连接至所述第一输入信号、漏极连接至所述第一稳压电源、源极连接至所述存储单元的输入端、基底连接至所述第二稳压电源。

进一步的，所述位线驱动单元包括：

所述第二nmos晶体管，其栅极连接至第二输入信号、漏极连接至所述第一nmos晶体管的源极、基底通过第一二极管连接至所述第二稳压电源；

所述第一二极管，其正极连接至所述第二nmos晶体管和所述第三稳压电源、负极连接至所述第二稳压电源；

所述第三nmos晶体管，其栅极连接至第三输入信号、漏极连接至所述第二nmos晶体管的源极、基底通过第二二极管连接至所述第二稳压电源；

所述第二二极管，其正极连接至所述第三nmos晶体管和所述第三稳压电源、负极连接至所述第二稳压电源。

进一步的，所述传感放大电路保护单元包括：

第四nmos晶体管，其栅极连接至所述第四输入信号、漏极连接至所述第三nmos晶体管的源极、基底通过第三二极管连接至所述第二稳压电源、源极连接至传感放大电路的输入端；

所述第三二极管，其正极连接至所述第四nmos晶体管和所述第 三稳压电源、负极连接至所述第二稳压电源。

进一步地，所述第一nmos晶体管、第二nmos晶体管、第三nmos晶体管和第四nmos晶体管均为高压nmos晶体管。

进一步地，在读模式下，所述第一稳压电源和所述第二稳压电源的电压值均为1.0v～1.5v，在其他模式下，所述第一稳压电源的电压值小于第二稳压电源的电压值。所述第一输入信号输出2.8v～3.5v的高电平和接地电压值的低电平。

相比于现有技术，本申请所述位线驱动电路及包括位线驱动电路的非易失性存储电路，通过利用nmos晶体管的更高的栅极和基底的电压差来提高读传感速度，尤其在读模式下，在较低的电压源下，仍可以增加传感放大电路读信号的读取速度，进而提高非易失性存储电路的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1示出现有技术中非易失性存储电路的简要结构示意图；

图2示出根据本申请一方面提供的一种具有优选的位线驱动电路的非易失性存储电路；

图3示出根据本申请一优选实施例中，第一电压源为1.2v时，传感放大电路输入端的输入信号的仿真结果示意图；

图4示出根据本申请另一优选实施例中，第一电压源为1.0v时，传感放大电路输入端的输入信号的仿真结果示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

下面结合附图对本申请作进一步详细描述。

为解决上述技术问题，本申请提供了一种位线驱动电路1，其中，所述位线驱动电路1包括：位线充电单元、位线驱动单元、传感放大电 路保护单元、第二稳压电源v2、第三稳压电源v3。

所述位线充电单元，其连接至第一稳压电源v1和第一输入信号vin1，以基于所述第一输入信号vin1将存储单元4充电至第一稳压电源v1的电压值。

所述位线驱动单元，其连接至第二输入信号vin2、第三输入信号vin3、高压开关电路5的输出端和所述位线充电单元的输出端，以基于所述第二输入信号vin2控制所述存储单元4的开启。

所述传感放大电路保护单元，其连接至第四输入信号vin4、所述高压开关电路5的输出端和传感放大电路3的输入端vsa，以控制所述传感放大电路3的输入电压。

所述第二稳压电源v2，其与所述位线充电单元、所述位线驱动单元和所述传感放大电路保护单元相连；其中，在不同的编程操作模式中，所述第二稳压电源v2的阱偏置电压(wellbias)始终高于所述第一稳压电源v1和第四稳压电源v4(图2所示)的偏置电压(bias)。在读模式下，所述第二稳压电源v2的电压值可以与第一稳压电源v1和第四稳压电源v4的电压值相同，例如均为1.2v。

所述第三稳压电源v3，其与所述位线驱动单元和所述传感放大电路保护单元相连。所述第三稳压电源v3是p阱偏置电压(pwellbias)，其为0v或负偏置电压，在读模式下，所述第三稳压电源v3为0v，在其他模式下可以设置为负偏置电压。

进一步地，所述位线充电单元包括一第一nmos晶体管n1。

所述第一nmos晶体管n1的栅极连接至所述第一输入信号vin1、漏极连接至所述第一稳压电源v1、源极连接至所述存储单元4的输入端、基底连接至所述第二稳压电源v2。所述第一nmos晶体管n1用于在读模式未选中(readunselect)情况下，在第一输入信号vin1为高时，传输第一稳压电源v1的偏置电压(例如1.2v)到位线bl。在未选中的读模式(unselectreadmode)下，所述第一输入信号vin1在开启状态时输出3.3v，在关闭状态输出0v。

进一步地，所述位线驱动单元包括一第二nmos晶体管n2及一第 三nmos晶体管n3。

所述第二nmos晶体管n2，其栅极连接至第二输入信号vin2、漏极连接至所述第一nmos晶体管n1的源极、基底通过第一二极管d1连接至所述第二稳压电源v2；所述第一二极管d1，其正极连接至所述第二nmos晶体管n2和所述第三稳压电源v3，负极连接至所述第二稳压电源v2；。

所述第三nmos晶体管n3，其栅极连接至第三输入信号vin3、漏极连接至所述第二nmos晶体管n2的源极、基底通过第二二极管d2连接至所述第二稳压电源v2；所述第二二极管d2，其正极连接至所述第三nmos晶体管n3和所述第三稳压电源v3，、负极连接至所述第二稳压电源v2。

进一步地，所述传感放大电路保护单元包括一第四nmos晶体管n4。

所述第四nmos晶体管n4，其栅极连接至所述第四输入信号vin4、漏极连接至所述第三nmos晶体管n3的源极、基底通过第三二极管d3连接至所述第二稳压电源v2、源极连接至传感放大电路3的输入端vsa；所述第三二极管d3，其正极连接至所述第四nmos晶体管n4和所述第三稳压电源v3、，负极连接至所述第二稳压电源v2。

进一步地，所述第一nmos晶体管n1、第二nmos晶体管n2、第三nmos晶体管n3和第四nmos晶体管n4均为高压nmos晶体管(highvoltagenmos)，在此，所述高压nmos晶体管具有较高的栅极-漏极偏置电压差(vgddifferentbias)，最大约3.6v～4v。高压nmos晶体管可以使用不同的供电条件(例如1.2v和3.3v)，从而能够使电路使用所有模式(读模式、编程模式、擦出模式等)，例如在读模式下，最高偏置电压可达到3.6v。

在所述第一nmos晶体管n1对所述位线bl预充电到第一稳压电源v1的电压值后，所述第二nmos晶体管n2、第三nmos晶体管n3和第四nmos晶体管n4开启并将所述位线bl电压传输到传感路径(经第五nmos晶体管n5传输到所述传感放大电路3的输入端vsa)源极 线sl的偏置电压为1.2v，从源极线sl到位线bl到传感放大电路3的输入端vsa，从而在选中状态下开始读感应。

所述第一二极管d1、第二二极管d2和第三二极管d3为模拟和版图仿真时展示的寄生二极管。进一步地，在读模式下，所述第一稳压电源v1和所述第二稳压电源v2的电压值均为1.0v～1.5v，优选地1.2v，在其他模式下，所述第一稳压电源v1的电压值小于第二稳压电源v2的电压值。所述第一输入信号vin1输出2.8v～3.5v的高电平和接地电压值的低电平。

根据本申请另一方面提供了一种非易失性存储电路，其中，包括位线驱动电路1、存储单元4、传感放大电路3、高压开关电路5和源极驱动电路2。

其中，所述传感放大电路3用于感测和放大存储单元4的输入电压；所述源极驱动电路2，其连接至所述高压开关电路5的输出端、第四输入信号vin4和第三稳压电源v3。

进一步地，所述位线充电单元包括一第一nmos晶体管n1。

所述第一nmos晶体管n1，其栅极连接至所述第一输入信号vin1、漏极连接至所述第一稳压电源v1、源极连接至所述存储单元4的输入端、基底连接至所述第二稳压电源v2。

进一步地，所述位线驱动单元包括：第二nmos晶体管n2和第三nmos晶体管n3。

所述第二nmos晶体管n2，其栅极连接至第二输入信号vin2、漏极连接至所述第一nmos晶体管n1的源极、基底栅极通过第一二极管d1连接至所述第二稳压电源v2；。

所述第一二极管d1，其正极连接至所述第二nmos晶体管n2和所述第三稳压电源v3，负极连接至所述第二稳压电源v2。

所述第三nmos晶体管n3，其栅极连接至第三输入信号vin3、漏极连接至所述第二nmos晶体管n2的源极、基底栅极通过第二二极管d2连接至所述第二稳压电源v2。

所述第二二极管d2，其正极连接至所述第三nmos晶体管n3和 所述第三稳压电源v3、负极连接至所述第二稳压电源v2。

进一步地，所述传感放大电路保护单元包括一第四nmos晶体管n4。

所述第四nmos晶体管n4，其栅极连接至所述第四输入信号vin4、漏极连接至所述第三nmos晶体管n3的源极、基底通过第三二极管d3连接至所述第二稳压电源v2、源极连接至传感放大电路3的输入端vsa。

所述第三二极管d3，其正极连接至所述第四nmos晶体管n4和所述第三稳压电源v3、负极连接至所述第二稳压电源v2。

进一步地，所述第一nmos晶体管n1、第二nmos晶体管n2、第三nmos晶体管n3和第四nmos晶体管n4均为高压nmos晶体管(highvoltagenmos)。使用高压nmos晶体管既能够适应读模式下第一稳压源v1为1v～1.2v，同时能够使用其他模式例如编程模式和擦除模式。

进一步地，所述第一稳压电源v1为2.8v～3.5v，所述第二稳压电源v2值为1.0v～1.5v，所述第一输入信号vin1输出2.8v～3.5v的高电平和接地电压值的低电平。

本申请实施例中，所述非易失性存储电路在源极驱动电路2到位线驱动电路1以及位线驱动电路1到传感放大电路3之间的路径均设置了nmos晶体管，具有更高的栅极-漏极偏置电压，在开启状态下，栅极的偏置电压使用3.3v，源极线sl的偏置电压为1.2v。所述高压开关电路5用于在其他操作模式，其在读模式中，所述高压开关电路5为关闭状态(disabled)，所述源极线sl的偏置电压为1.2v，在源极线电路2中，所述第五nmos晶体管n5的漏极接所述第四稳压电源v4，栅极接入信号sx，其中栅极输入信号sx输入电压为2.8～3.3v时，所述第五nmso管n5将所述第四稳压电源v4的电压值(优选地为1.2v)传输到源极线sl，其中，所述第四二极管d4其正极接入所述第五nmos管n5基底，负极接入第二稳压电源v2，所述第四二极管d4为模拟和版图仿真时展示的寄生二极管。

图3示出根据本申请一优选实施例中，第一稳压电源为1.2v时，传感放大电路输入端的输入信号的仿真结果示意图；图4示出根据本申请另一优选实施例中，第一稳压电源为1.0v时，传感放大电路输入端的输入信号的仿真结果示意图。图3中，第一稳压电源为1.2v时，p-type(210mv@30ns)为图1所示现有技术中采用pmos晶体管时在30ns内，传感放大电路输入端的输入信号vsa上升了210mv，n-type(332mv@30ns)为本申请实施例中采用nmos晶体管时在30ns内，传感放大电路输入端的输入信号vsa上升了332mv；图4中，第一电压源为1.0v时，p-type(87mv@30ns)为图1所示现有技术中采用pmos晶体管时在30ns内，传感放大电路输入端的输入信号vsa上升了87mv，87mv是无法满足传感放电路的感应偏置电压要求，则现有技术在第一电压源为1.0v时是需要等待超过30ns的感应时间，无法满足器件要求，n-type(157mv@30ns)为本申请实施例中采用nmos晶体管时在30ns内，传感放大电路输入端的输入信号vsa上升了157mv，157mv可以满足传感放电电路的感应偏置电压要求，则在第一电压源为1.0v时可以满足器件要求。

相比于现有技术，本申请所述位线驱动电路及包括位线驱动电路的非易失性存储电路，通过利用nmos晶体管的更高的栅极和基底的电压差来提高读传感速度，使电压源为1.0v～1.5v，仍可以增加传感放大电路读信号的读取速度，进而提高非易失性存储电路的性能。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其他的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

显然，本领域的技术人员可以对本发明进行各种改动和变形而不脱离本发明的精神和范围。这样，倘若对本发明的这些修改和变型属 于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些变动和变型。