集成电路的制作方法

本发明涉及半导体技术领域，特别涉及半导体技术领域中的集成电路。

背景技术：

测试设计或可测试性设计(“dft”)是指将特定可测试性构件添加到硬件产品设计的集成电路设计技术。所述dft构件易于针对所设计硬件开发及应用各种制造测试。制造测试的目的是验证硬件产品不含有可不利地影响产品的正常运行的制造缺陷。

扫描链是在dft过程中所实施的技术的一个实例，其通过提供一简单方式来设定及观察集成电路(ic)中的每个锁存器而使测试变得较容易。扫描链的基本结构包含以下信号集合以便控制及观察扫描机构。扫描_输入(si)及扫描_输出(so)分别为扫描链的输入及输出。移位启用引脚(se)是添加到设计的信号。在断言se时，设计中的每个锁存器均连接到移位寄存器的相应位。在未断言se时，称作测试设计旁路(dftbyp)的另一控制引脚使得ic进入“俘获模式”。在ic的测试期间使用时钟信号来控制链中的所有锁存器或触发器。可将任意测试型式(举例来说，随机0及1的向量)输入到锁存器链中，且可读出每个锁存器的状态。

测试型式(例如，二进制向量)作为si输入而应用于dft电路。另外，将功能时钟信号(例如，脉冲)发送到dft电路以用于在“俘获模式”期间进行控制及计时操作，如下文进一步详细描述。接着，将扫描测试的结果作为so输出经由芯片输出引脚而移出且与预期结果进行比较。常规地，如上文所描述的扫描技术的应用需要大量存储器及测试时间且产生大向量集合。

技术实现要素：

本发明的一实施例为提供一种集成电路，其包括：

存储器逻辑单元，其耦合到多个位格，该存储器逻辑单元经配置以控制从多个位格的数据读取及到多个位格的数据写入；

输入单元，其形成于集成电路上，该输入单元包括：

第一多个多路复用器，其用于信号选择；及

第一逻辑门，其具有耦合到第一多个多路复用器中的至少两者的输出的多个输入以及耦合到第一多个多路复用器中的至少另外两者的输入的输出；

输出单元，其形成于集成电路上，该输出单元包括：

至少一个输出多路复用器，其用于信号选择；及

至少一个高相位通过锁存器，其用于存储数据且经配置以在应用于至少一个高相位通过锁存器的时钟具有高相位时允许数据通过；至少一个锁定锁存器，其用于存储数据且经配置以增加数据的保持时间；及

至少一个影子锁存器，其经配置以存储至少一个锁定锁存器中所存储的数据的副本，

其中在存储器逻辑单元与输出单元之间建立电子连接，在存储器逻辑单元与输入单元之间建立电子连接，且在输入单元与输出单元之间建立电子连接，以提供用于执行正常数据写入操作的穿过输入单元、存储器逻辑单元及输出单元的第一信号路径，以及用于执行至少一个扫描测试操作的穿过输入单元及输出单元的至少一个额外信号路径。

附图说明

当随着附图一起阅读时，依据以下详细说明最佳地理解本发明的方面。注意，根据产业的标准惯例，各种构件未按比例绘制。事实上，为论述的清晰起见，可任意地增加或减小各种构件的尺寸。

图1是图解说明扫描dft电路的框图。

图2是图解说明根据一些实施例的扫描dft电路的数据扫描链单元的示意图。

图3是图解说明根据一些实施例的用于扫描dft电路的控制扫描链单元的示意图。

图4a是图解说明根据一些实施例的锁定锁存器的示意图。

图4b是图解说明根据一些实施例的图4a中的锁定锁存器的时钟周期的示意图。

图5是图解说明根据一些实施例的扫描dft电路的示意图。

图6是图解说明根据一些实施例的用于扫描dft电路的方法的流程图。

具体实施方式

以下揭示内容提供用于实施标的物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本发明。当然，这些特定实例仅是实例且并非打算为限制性的。举例来说，以下说明中的在第二构件上方或第二构件上形成第一构件可包含其中第一构件及第二构件以直接接触方式形成的实施例，且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件与第二构件可不直接接触的实施例。另外，本发明可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰目的且本质上并不指定所论述的各种实施例及/或配置之间的关系。

此外，为便于说明，本文中可使用空间相对术语(例如，“下面”、“下方”、“下部”、“上方”、“上部”等等)来描述一个元件或构件与另一(其它)元件或构件的关系，如各图中所图解说明。除各图中所描绘的定向之外，所述空间相对术语还打算囊括装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90°或处于其它定向)，且同样可据此解释本文中所使用的空间相对描述符。关于附接、耦合等等的术语(例如，“连接”及“互连”)是指其中结构彼此直接或经由介入结构间接固定或附接的关系以及可移动或刚性附接或关系两者，除非另有明确描述。同样地，关于电耦合等等的术语(例如，“耦合”、“连接”及“互连”)是指其中结构彼此直接或经由介入结构间接通信的关系，除非另有明确描述。

图1是图解说明根据一些实施例的扫描dft电路1000的框图。扫描dft电路1000包含存储器核心逻辑单元1100、输入单元1200、输出单元1300及用于供应读出放大器启用(sae)信号的存储器核心控制单元1600，所述sae信号是用作时钟信号的周期性信号。多个位格由含有多个存储单元的位格单元1402提供，每一位格能够存储或记录单个数据位(例如，1或0)。在一些实施例中，扫描dft电路1000具有三种不同操作模式：正常模式、移位模式及俘获模式。移位模式包含称为扫描及调试的两种子模式(状态)。因此，存在四种状态，这四种状态可便于映射到2位真值表中的四个条目。在正常模式期间，硬件电路1000不执行任何测试；而是，硬件执行其经设计用以执行的其常规功能性，例如实现从存储器(例如，静态随机存取存储器(sram))的数据读取以及到存储器(例如，静态随机存取存储器(sram))的数据写入。在移位模式及俘获模式中，调用测试相关构件，且通过将特定输入数据应用于硬件并对输出数据与硬件经设计用以产生的“所设计”输出数据进行比较而对硬件执行各种测试功能性。如果所观察到输出匹配“所设计”输出，那么硬件单元通过测试；如果所观察到输出不匹配“所设计”输出，那么硬件单元测试失败。在可视为测试模式的移位模式及俘获模式中，对硬件单元的不同部分执行测试，如下文进一步详细论述。

如图1中所展示，存在穿过扫描dft电路1000的三个不同信号路径，每一路径与三种操作模式中的相应一者相关联。正常路径1510与正常模式相关联，移位路径与移位模式相关联，且俘获路径1530与俘获模式相关联。下文进一步详细描述这些模式(正常、移位、俘获)及路径。

俘获路径1530及移位路径1520两者均通过输入单元1200。此后，移位路径1520提供从输入单元1200到输出单元1300的路径。俘获路径1530行进穿过存储器核心逻辑单元1100，且接着行进到输出单元1300。正常路径1510行进穿过输入单元1200且接着穿过存储器核心逻辑单元1100、接着穿过位格1402、接着往回行进到存储器核心逻辑1100，且接着行进到输出单元1300。如下文进一步详细论述，存储器核心逻辑单元1100通常包含读出放大器及多个逻辑门以用于感测来自表示相应存储器单元中所存储的数据位(1或0)的相应位线的低功率信号(例如，10～50mv)且将小电压摆幅放大到可辨识逻辑电平，从而可通过耦合到存储器的逻辑电路适当地解译数据。

如下文进一步详细描述，输入单元1200通常包含多个逻辑门、多路复用器及锁存器以控制数据流路径。多路复用器(统称为mux)是选择几个模拟或数字输入信号中的一者且在mux的输出处将选定输入转发到单个线中的装置。在一些实施例中，具有2ⁿ个输入的多路复用器具有用于选择哪一输入线将发送到输出的n个选择线，且多路复用器受称作选择器信号的控制信号控制。如下文进一步详细论述，输出单元1300通常包含输出元件，例如但不限于移位输入数据寄存器及移位输出数据寄存器。在一些实施例中，扫描dft电路1000实施为两个不同单元：数据扫描单元及控制扫描单元。数据扫描单元对数据相关功能执行测试，且控制扫描单元对控制相关功能执行测试。

在一些实施例中，扫描dft电路1000将测试能力添加到所设计ic硬件以易于开发及应用制造测试。在一些实施例中，制造测试将验证ic硬件产品不含有不利地影响ic硬件的正常运行的制造缺陷。所述测试通常由在自动测试装备(ate)中或在所组装系统自身内执行的测试程序驱动。除检测缺陷并在测试失败时指示存在缺陷之外，在一些实施例中，测试还能够记录关于所遇到的测试失败的本质的诊断信息。所述诊断信息可用于定位失败的来源。在测试中，将来自“良好”电路(已知正在正确地操作的电路)的向量(型式)的响应与来自被测试装置(dut)的向量(使用相同型式)的响应进行比较。如果响应匹配，那么ic呈良好状况。否则，ic含有缺陷且不执行所述ic被设计用于的目的。

在一些实施例中，电路1000通过提供取决于操作模式可用于单个ic芯片内的测试目的及正常操作两者的共享组件而将测试能力添加到存储器输入/输出电路。通过使用如下文进一步详细描述的例如多路复用器及锁存器的电路组件，各种实施例在ic芯片上使用共享硬件而提供多个处理路径，从而减小芯片面积及组件数目。

图2是根据一些实施例的扫描dft电路的数据扫描单元2000的示意图。数据扫描单元2000包含存储器核心逻辑单元2100、输入单元2200及输出单元2300，其等可分别与存储器核心逻辑单元1100、输入单元1200及输出单元1300相同。存储器核心逻辑单元2100包含读出放大器2102、“与非”门2104、2106及2110以及反相器2108。“与非”门2110受标示为“上方带线条的dftbyp+se”的信号控制，其中“线条”表示逻辑反转(补集)。dftbyp代表测试设计旁路，且se代表移位启用。nand_en信号可用于绕过预定操作，例如执行启用位写入信号的逻辑反转的上方带线条的启用位写入功能。

“与非”门2104具有分别连接到反相器2108的输出及“与非”门2110的输出的两个输入。“与非”门2106具有分别连接到“与非”门2110的输出及反相器2108的输入的两个输入。“与非”门2104及2106的输出耦合到读出放大器2102。在一些实施例中，读出放大器2102将小电压摆幅放大到可辨识逻辑电平，从而可通过存储器外部的逻辑适当地解译数据。位格单元1402含有用于存储数据(例如，逻辑1及0)的多个位格，且在各种实施例中，可(举例来说)针对特定应用按需要或视情况用作或实施为永久存储器、暂时存储器或缓冲器。

如图2中所展示，输入单元2200包含：四个移位输入多路复用器(simux)2202、2204、2212及2214；门控数据锁存器(d锁存器)2206；低相位通过锁存器(lpp_锁存器)2208；mux2226及2228；以及“异或”门2210，其可是具有两个输入或不同数目个输入的“异或”(xor)门。输入单元2200还包含三个选用电平移位器2220、2222及2224，下文进一步详细论述这三个选用电平移位器。输出单元2300包含门控d锁存器(高相位通过锁存器或hpp_锁存器)2302、mux2304、影子_锁存器2316、锁定_锁存器2318、三态反相器2306、反相器2308及“或非”门2310。下文描述关于输入单元2200、输出单元2300以及输入单元2200与输出单元2300之间的互动的进一步细节。

simux是用于将输入数据移位到例如锁存器的装置中的多路复用器。低相位通过锁存器(lpp_锁存器)是在时钟相位为低(逻辑电平0)时允许数据通过的锁存器；相比之下，高相位通过锁存器(hpp_锁存器)是在时钟相位为高(逻辑电平1)时允许数据通过的锁存器。lpp_锁存器2206及2208经实施以使针对sram正常及扫描dft操作的设置/保持时序一致。在一些实施例中，在正常、移位及俘获模式及路径当中共享lpp_锁存器2206及2208，且此共享有助于减小面积开销，这是因为针对不同模式及路径不需要额外锁存器。

在一些实施例中，影子锁存器是在正常操作期间其中可存储及维持数据的锁存器。在一些实施例中，影子锁存器2316具有接受输入信号的输入(d)、用于接受时钟信号的时钟输入以及输出具有等于经反相q信号值的值的影子q信号的输出(q)。在一些实施例中，影子锁存器2316的输出q是响应于来自读出放大器2102的输出信号及时钟信号(未展示)而供应，所述时钟信号可是由含有dft电路2000的集成电路(未展示)提供或提供到含有dft电路2000的集成电路(未展示)的任何时钟信号。锁定锁存器经设计以在基于扫描的测试的相移期间避免偏差问题。如图2中所展示，锁定锁存器2318具有耦合到影子锁存器2316的输出(q)的输入(d)。在一些实施例中，锁定锁存器2318是其中时钟偏差相对较大且由于相对大时钟路径而难以满足保持时间的电路位置中所使用的透明锁存器。在一些实施例中，锁定锁存器2318是基于扫描的设计中的用于增加移位模式之间的保持时间的组件。

如图2中所展示，“异或”门2210的输出提供为到simux2202及simux2204中的每一者的第一输入。“异或”门2210经实施用于输入向量压缩。具有m个输入的“异或”门2210将长扫描链(例如，位序列)分成多个较短链群组。举例来说，如果扫描链的长度为100个位且输入数目m为2，如图2中所展示，那么“异或”门2210将扫描链分成各自50个位的2个较短链。“异或”门2210还将每一链群组重新组合为单个输出流，其中移除一些或全部冗余信息。根据一些实施例，输入向量(馈送到输入单元2200)含有主要用于检测及/或校正错误的大量冗余信息。因此，用以移除此冗余的全部或一些冗余的输入向量压缩减少输入测试向量的量。另外，扫描输出数据的芯片上压缩进一步减少测试时间及扫描输出数据量。

lpp锁存器2206的输出提供为simux2202的第二输入及“异或”门2210的第一输入。类似地，lpp锁存器2208的输出提供为simux2204的第二输入及“异或”门2210的第二输入。simux2202及2204经实施以支持正常/移位/俘获模式选择。simux2202及2204两者均受选择器信号dftbyp+se控制，且正常/移位/俘获当中的模式及路径选择受选择器信号dftbyp+se的值控制。lpp_锁存器2206的d输入连接到simux2212的输出。lpp_锁存器2208的d输入连接到simux2214的输出。simux2212及2214两者的第一输入经由选用电平移位器2220而连接到sid(例如，移位输入数据)，选用电平移位器2220根据系统要求将输入信号电平移位到所要输出信号电平。simux2212的第二输入连接到d_lio(数据左边输入输出)，simux2214的第二输入连接到b_lio(位左边输入输出)。d_lio及b_lio信号针对列冗余而提供，其中冗余架构使用二进制单元(具有两个可能值)来指示存储器单元的给定行或列是否有错误。simux2212与simux2214的选择器连接在一起，如由连接到控制信号线(未展示)的线2215所展示。simux2212及2214的第三输入连接到mux2228及2226的输出，如下文进一步详细论述。影子_锁存器2316的d输入连接到simux2204的输出及“与非”门2110的一个输入。影子锁存器2316的q输出连接到锁定_锁存器2318的d输入。在一些实施例中，影子_锁存器2316经实施以存储输出单元2300的锁定锁存器2317中所存储的扫描输入数据或所俘获数据的精确副本。在测试设计的其它步骤中，出于比较及测试目的而移出影子_锁存器2316中所存储的数据以检验硬件设计。

在图2中所图解说明的系统2000中，信号在输入单元2200与输出单元2300之间进行传播。本文中论述各种信号路径。mux2226的输出连接到simux2212的第三输入，且mux2228的输出连接到simux2214的第三输入。锁定_锁存器2318的q输出连接到反相器2308的输入，反相器2308的输出被发射到“或非”门2310的输入中的一者。保持时间是在时钟事件之后应使数据信号保持稳定从而使得对数据进行可靠取样的最小时间量。锁定_锁存器2318经实施以增加保持时间，下文参考图4进一步详细阐释保持时间。当如先前连同锁定锁存器2318一起所论述难以满足保持时间要求时，使用无保持时间设计，也称为零保持时间设计。如图2中所展示，hpp_锁存器2302的输入耦合到读出放大器2102的输出，同时hpp_锁存器2302的q输出耦合到mux2304的输入，mux2304的输出被发射到反相器2306的输入。

在一个实施例中，影子_锁存器2316与锁定_锁存器2318共享共同计时信号(例如图4b中的4202)，下文进一步详细描述此。共享输出锁存器计时信号(图4b中展示为4202clk)经实施以使针对正常存储器(例如，sram)及扫描dft操作的tcd(对q时序的计时，还称为“tckq”)时序一致。共享输出锁存器计时信号的实施不需要额外复制电路用于tcd时序跟踪。类似于如上文所论述的不同模式信号路径当中的共享输入锁存器(例如，2206、2208)，共享输出锁存器(例如，2316、2318、2302)的实施还有助于减小ic面积开销，这是因为针对不同模式及路径不需要额外锁存器。以上所实施的数据扫描链的电路架构实现对常规真值表的同步直写与实施，所述常规真值表提供与常规测试过程的兼容性。举例来说，经开发用于常规测试的测试程序可经移植以用于以上所论述的实施例中，这是因为此类测试程序与各种实施例使用相同真值表。根据一些实施例，下文连同信号可如何在输入单元2200与输出单元2300之间传播的说明一起论述示范性真值表的进一步细节。

如针对图1所论述，存在分别与正常模式、俘获模式及移位模式相关联的三个不同路径。通过以下真值表而确定模式的选择。当dftbyp+se＝00(其中‘+’表示逻辑“或”操作)时，系统处于正常模式；当dftbyp+se＝01时，系统处于调试移位模式；当dftbyp+se＝10时，系统处于俘获模式；当dftbyp+se＝11时，系统处于扫描移位模式。如本文中所论述，移位模式是指调试移位模式及扫描移位模式两者。如先前所阐释，dftbyp代表测试设计旁路。在正常模式中，dftbyp+se＝00，mux2226的信号d及dm经由选用电平移位器2222发射到simux2212，且mux2228的信号b及bm经由选用电平移位器2224发射到mux2214。simux2212及2214两者均受选择器信号hit+se2215(hit是用于列冗余多路复用器的控制信号，se代表移位启用)控制。选择器信号hit+se2215由电路的另一部分(未展示)提供。取决于hit+se的设定，到simux2228的d或dm输入信号以及simux2226的b或bm输入信号作为输出信号分别被发射到lpp_锁存器2206及2208的d输入。

接着，lpp_锁存器2206及2208的输出分别被发射到simux2202及2204，simux2202及2204两者均受选择器信号dftbyp+se控制，如上文所论述。接着，simux2202的输出被发射到反相器2108的输入及“与非”门2106的第一输入。simux2204的输出被提供到“与非”门(nand_en)2110的第一输入。“与非”门(nand_en)2110的输出分别被提供到“与非”门2104及2106的第二输入。在写入操作(正常模式)或扫描测试(移位或控制模式)期间，“与非”门2104及2106的输出被提供到读出放大器2102且被提供到位格单元2402以供存储。

在正常及俘获模式期间，读出放大器2102还将“与非”门2104及2106的输出提供到hpp_锁存器2302以用于暂时存储测试数据。mux2304受选择器信号2305控制，选择器信号2305由电路的另一部分(未展示)提供。在正常模式中，所述信号通过mux2304、接着通过三态反相器2306。与正常模式相关联的正常路径在图2中展示为2510。在俘获模式中，路径类似于正常模式，除了以上所论述的信号在信号流行进到simux2202及2204之前先通过“异或”2210。与俘获模式相关联的俘获路径在图2中展示为2530。

在移位模式中，将sid信号提供到选用电平移位器2220，选用电平移位器2220将sid信号的振幅移位到所要电平。接着，将所述信号提供到simux2212的第一输入及simux2214的第一输入两者。接着，simux2212(其受选择器信号hit+se控制，如上文所论述)的输出被提供到lpp_锁存器2206，接着，lpp_锁存器2206将信号输出到“异或”门2210的第一输入。类似地，simux2214(其也受选择器信号hit_se控制)的输出被提供到lpp_锁存器2208，接着，lpp_锁存器2208将信号输出到“异或”门2210的第二输入。接着，“异或”门2210的输出被提供到simux2204的第一输入，simux2204受选择器信号dftbyp+se控制，如上文所论述。接着，simux2204的输出被提供到影子_锁存器2316的输入(d)，接着，影子_锁存器2316将经锁存值输出到锁定锁存器2318的输入。接着，锁定锁存器2318将经锁存值提供到反相器2308，反相器2308使所述值反相且此后将经反相值提供到“或非”门2310。“或非”门2310的输出是移位输出数据(sod)，所述sod是反相器2308的输出与启用控制信号(其在图2中标示为pm)的“或非”逻辑功能的结果。与移位模式相关联的移位路径展示为虚线2520，虚线2520描画出沿着simux2212及lpp_锁存器2206的路径。如上文所论述，平行路径包含simux2214及lpp_锁存器2208。为图解的清晰起见，虚线2520仅描画出simux2212及lpp_锁存器2206。

图3是图解说明根据一些实施例的用于扫描dft电路的控制扫描链单元的示意图。与数据扫描链单元相比，控制扫描链单元不具有存储器核心逻辑单元。控制扫描链含有一列控制位，所述控制位组成提供到第一单元3100及第二单元3200的测试数据以用于执行如本文中所论述的扫描链测试。第一单元3100包含第一“异或”门群组3102及第二“异或”门群组3104。存在n个输入锁存器(lp_锁存器)3106_1、……、3106_n，所述n个输入锁存器(lp_锁存器)的q输出连接到第一“异或”门群组3102的对应输入。存在n个对应选用电平移位器3126_1到3126_n，所述n个对应选用电平移位器接收来自位于第二单元3200中的对应mux3206_1到3206_n的输出。到mux3206_1到3206_n及mux3210_1到3210_m的输入信号为aa、ama、web、webm、ab、amb、reb及rebm等，所述输入信号可是用于执行扫描链测试的任何所要信号。所有mux3206_1到3206_n及mux3210_1到3210_m的选择器均连接在一起且受标示为bist的信号控制。mux3118及3120的选择器两者均受se(移位启用)控制信号控制。第一lp_锁存器3106_1的d输入连接到mux3118的输出，mux3118受选择器信号se(移位启用)控制，如下文进一步详细论述。

还存在m个输入锁存器(lp_锁存器)3112_1、……、3112_m，所述m个输入锁存器(lp_锁存器)的q输出连接到第二“异或”门群组3104的对应输入。第一lp_锁存器3112_1的d输入连接到mux3120的输出，mux3120还受选择器信号se控制，如下文进一步详细论述。存在m个对应电平移位器3130_1到3130_m，所述m个对应电平移位器分别接收来自对应mux3210_1到3210_m的输出。

第一“异或”门群组3102的输出连接到影子_锁存器3110的d输入，且第二“异或”门群组3104的输出连接到影子_锁存器3116的d输入。影子_锁存器3110的q输出连接到mux3120的输入，mux3120的输出连接到lp_锁存器3112_1的d输入。影子_锁存器3116的q输出连接到锁定_锁存器3122的q输出，锁定_锁存器3122的d输入连接到反相器3214的输入。反相器3214的输出连接到“或非”门3216的输入。

两个反相器3202及3204串联连接，且反相器3202的输出连接到电平移位器3124，电平移位器3124将反相器3202输出的振幅移位到所要电平且此后将所述输出提供到mux3118的一个输入。类似地，mux3206_1的输出被提供到电平移位器3126_1，电平移位器3126_1此后将经移位信号提供到mux3118的另一输入。mux3206_n的输出连接到电平移位器3126_n，接着，电平移位器3126_n将电平经移位信号提供到lp_锁存器3106_n的d输入。

如图3中所展示，mux3210-1的输出连接到电平移位器3130_1的输入，电平移位器3130_1将信号的振幅移位到所要电平且此后将所述信号提供到mux3120的第二输入。类似地，mux3120_m的输出经由电平移位器3130_m连接到lp_锁存器3112_m的d输入。在移位模式中，选择器信号se用于将低逻辑电平信号(例如，0逻辑值)提供到多个输入锁存器(例如，锁存器3106_1及3112_1)。如上文所论述，共享输入锁存器(例如，3106_1到3106_n)的实施减小扫描链的深度且减小面积开销。位格单元3302及3304类似于上文连同图1一起所论述的位格单元1402各自含有多个位格。

在正常模式中，来自mux3206_1到3206_n的信号通过对应lp_锁存器3106_1、……、3106_n，接着行进到第一“异或”门群组3102。在mux3206_1与lp_锁存器3106_1之间存在受选择器信号se控制的额外mux3118。在一些实施例中，所有mux3206_1到3206_n均通过共同选择器信号(例如，由另一电路(未展示)提供的内建自测试(bist)控制信号)而连接。与正常模式相关联的正常路径为3510。为图解的清晰起见，图3中仅标记沿着mux3206_1、电平移位器3126_1、mux3118及lp_锁存器3106_1的一个正常路径，但应理解，存在沿着mux3206_i、电平移位器3126_i及lp_锁存器3106_i的每一群组的此正常路径，其中i为从2到n。在移位模式中，路径类似于第一正常路径，除了在mux3118之前，信号是来自反相器3202及3204以及电平移位器3124。与移位模式相关联的移位路径为3520。

在俘获模式中，来自mux3210_1、……、3210_m的的信号通过对应电平移位器3130_1、……、3130_m，接着通过对应lp_锁存器3112_1、……、3112_m。在一些实施例中，mux3210_1、……、3210_m全部受与mux3206_1、……、3206_n相同的选择器信号(例如，如上文所提及的bist控制信号)控制。在电平移位器3130_1与lp_锁存器3112_1之间存在受选择器信号se控制的额外mux3120。来自lp_锁存器3112_1、……、3112_m的输出接着通过第二“异或”群组3104、接着通过影子_锁存器3116及锁定_锁存器3122、接着通过反相器3214及“或非”门3216。与俘获模式相关联的俘获路径用虚线3530表示。为图解的清晰起见，图3中仅标记沿着mux3210_1、电平移位器3130_1、mux3120及lp_锁存器3112_1的一个俘获路径，但应理解，存在沿着mux3210_i、电平移位器3130_i及lp_锁存器3112_i的每一群组的此俘获路径，其中i介于2到m的范围内。

图4a是图解说明根据一些实施例的各种锁存器(lppl4102、hppl4104、lppl4106等)的计时的示意图。输入信号si(例如，移位输入)被发射到低相位通过锁存器(lppl)4102的d输入，接着，lppl4102将其q输出发射到高相位通过锁存器(hppl)4104的d输入。接着，hppl4104的q输出被发射到低相位通过锁存器(锁定锁存器)4106的d输入。如图4a中所展示，锁存器4102的时钟标示为“cksa2”，锁存器4104的时钟标示为“cksb2”，且锁存器4106的时钟标示为“clk||cksa2||cksb2”，所述clk||cksa2||cksb2意指clk“或”cksa2“或”cksb2。lppl(锁定锁存器)4106的q输出被发射到反相器4108的输入，反相器4108使所述输入反相以产生输出。接着，经反相输出被发射到“或非”门4110的输入中的一者。“或非”门4110的输出为so(例如，移位输出)信号。

参考图3，在一些实施例中，lppl(低相位通过锁存器)4102可为lp_锁存器3112_1(或3112_1到3112_m中的任一者)，hppl(高相位通过锁存器)4104可为影子_锁存器3116，lppl(锁定_锁存器)4106可为锁定_锁存器3122，反相器4108可为反相器3214，且“或非”门4110可为“或非”门3216。参考图2，在一些实施例中，lppl(低相位通过锁存器)4102可为lp_锁存器2206(或2208)，hppl(高相位通过锁存器)4104可为影子_锁存器2316，lppl(锁定_锁存器)4106可为锁定_锁存器2318，反相器4108可为反相器2308，且“或非”门4110可为“或非”门2310。

图4b是根据一些实施例的用于操作图4a中所展示的各种锁存器的各种时钟信号的信号时序图。如图4b中所展示，第一信号clk4202是可为提供到集成电路的外部时钟信号或任何其它时钟信号的系统时钟信号；第二信号se4204是在相位为高时启用移位的移位启用信号；第三信号si4206是为lppl4102的输入的移位输入；第四信号4208cksa2是控制lppl4102的第二时钟信号；第五信号4210cksb2是控制hppl4104的第三时钟信号；第六信号4212so_in是hppl4102与lppl4106之间的信号；第七信号4214so是为“与非”4110的输出的移位输出。在一些实施例中，对时钟信号clk4202、cksa24208及cksb24210执行“或”逻辑操作以产生用于lppl(锁定锁存器)4106的时钟信号。当到“或”的所有输入均为低时，此“或”操作的结果仅为低。因此，使所得时钟信号(标示为“clk||cksa2||cksb2”)的下降边缘延迟直到所有输入(clk4202、cksa24208、cksb24210)均为低为止。在一些实施例中，lppl(锁存器)4106的输出由其所得时钟信号的下降边缘触发。此有效地将so_in4212的保持时间从用x4222标示的第一时间延期到用于so信号4214的用x4224标示的第二时间。当三个时钟信号(clk、cksa2及cksb2)全部为低时，逻辑“或”操作使所得时钟信号的下降边缘延迟，以使转变4222延迟到时间4224。因此，有效地通过三个时钟信号的逻辑“或”使lppl4106的输入信号so_in延迟以产生关于“与非”4110的输出so的经延期输出有效时间，借此增加用于so的数据保持时间，从而使得对so进行可靠取样。垂直线4220表示系统时钟clk的下降边缘且展示时钟信号cksa2及cksb2的下降边缘的相应时间偏移。

概括地说，se信号在其电平为“高”时启用移位。如果se为“低”，那么停用移位。当启用移位时，在每一扫描中的数据中，si移位。在hppl4104与lppl4106之间，测量信号so_in4212。lppl4106的功能是使so_in信号4222延期(即，延迟)，如上文所描述。此延期或延迟通过采用三个时钟信号clk、cksa2及cksb2的逻辑“或”且在所得时钟信号的下降边缘后触发lppl4106的输出而实现。因此，多个时钟信号(例如，clk、cksa2及cksb2)的逻辑“或”使lppl4106的输出延迟。此有效地使so_in从时间4222延期或延迟到时间4224。

图5是图解说明根据一些实施例的扫描dft电路5000的示意图。扫描dft电路5000包含如下三个单元：存储器核心逻辑单元5100、输入单元5200及输出单元5300。单元5402是包含多个位格的位格单元，如上文所论述。图5中所展示的扫描dft电路5000的总体架构类似于图2中所展示的架构，除了simux2202及2204被省略且“与非”门2110被反相器5110替换。扫描dft电路5000支持存储器旁路功能且在下文进一步详细论述。

存储器核心逻辑单元5100包含读出放大器5102、“与非”门5104及5106以及反相器5108及5110。在一些实施例中，“与非”门5104具有耦合到反相器5108的输出及反相器5110的输出的输入，且“与非”门5106具有耦合到反相器5110的输出及反相器5108的输入的输入。“与非”门5104及5106的输出被传递到读出放大器5102。

输入单元5200包含lpp_锁存器5206及5208、“异或”门5202、simux5212及5214以及mux5224及5222。输出单元5300包含hpp_锁存器5302、移位输出多路复用器(somux)5304、反相器5306及5308、“或非”门5310、影子_锁存器5312、锁定_锁存器5314。

如图5中所展示，somux是用于将输出数据移出装置(例如锁存器)的多路复用器。“异或”5202的输入连接到lpp_锁存器5206及5208的q输出，且接着分别连接到反相器5108及5110的输入。“异或”经实施用于d/bweb输入向量压缩，如上文所论述。“异或”5202的输出连接到影子_锁存器5312的d输入，影子_锁存器5312的q输出连接到锁定_锁存器5314的d输入。影子_锁存器5312经实施以使用与正常数据输出锁存器相同的时钟信号来存储扫描输入或所俘获数据。锁定_锁存器5314经实施以使用于零保持时间设计的输出有效时序延迟，如上文所论述。simux5212接收来自sid、d_lio及mux5222的输出的三个输入。simux5214接收分别来自vlo(例如，其被绑定到电压低，此意指始终为逻辑0。)、b_lio(位左边输入输出)及mux5224的输出的三个输入。mux5224及mux5222两者均受bist控制信号控制，如上文所论述。simux经实施以支持俘获/移位扫描模式选择。锁定_锁存器5314的q输出连接到反相器5308的输入，反相器5308的输出连接到“或非”门5310的输入。hpp_锁存器5302的d输入连接到读出放大器5102，hpp_锁存器5302的q输出连接到somux5304的输入中的一者，somux5304具有耦合到q_rio(q右边输入输出)及影子_锁存器5312的q输出的其它输入。somux5304的输出连接到反相器5306。somux5304受选择器信号hit+dftbyp控制。simux5212及5214两者均受选择器信号hit+se控制。somux5304经实施以支持正常/俘获模式输出数据选择。在正常模式中，正常路径从mux5222及5224行进到电平移位器5218及5220、接着行进到simux5212及5214。在适当hit+se选择器值时，信号直接传到lpp_锁存器5206及5208、接着传到反相器5108及5110、接着传到“与非”门5104及5106、接着传到读出放大器5102、接着传到hpp_锁存器5302、接着传到somux5304及反相器5306。与正常模式相关联的正常路径为5510。为图解的清晰起见，图5中未展示沿着mux5224、电平移位器5220、simux5214及lpp_锁存器5208的另一正常路径。

在俘获模式中，俘获路径行进到“异或”5202而非反相器5108及5110。在“异或”操作之后，俘获路径通到影子_锁存器5312、接着通到somux5304及反相器5306。与俘获模式相关联的俘获路径为5530。为图解的清晰起见，图5中未展示沿着mux5224、电平移位器5220、simux5214及lpp_锁存器5208的另一俘获路径。

在移位模式中，移位路径以sid开始、接着穿过电平移位器5216进入到simux5212中、接着行进到lpp_锁存器5206、接着行进到“异或”5202、接着行进到影子_锁存器5312、接着行进到锁定_锁存器5314、接着行进到反相器5308及“或非”门5310。与移位模式相关联的移位路径用虚线5520表示。

图6是图解说明根据一些实施例的用于扫描dft的方法的流程图。在步骤6102处，将扫描dft电路切换为正常模式，且经由正常路径将输入向量写入到位格。接着，在步骤6104处，从位格读出数据且将所述数据存储于hpp锁存器中。在步骤6106处，将dft电路切换到移位模式，且经由预定移位路径将数据从扫描dft电路的移位输入端子移位到移位输出端子。在步骤6108处，将来自移位输入端子的数据(即，sid)存储于影子锁存器及hpp锁存器中。在步骤6110处，将扫描dft电路切换到俘获模式，且俘获存储于影子锁存器及hpp锁存器中的数据。在步骤6112处，使用者可根据特定测试要求运用从上述步骤获得的数据来执行各种测试。在执行上述步骤中，不同模式及路径之间的切换使得能够在相同集成电路硬件中实施所添加测试构件。

在一些实施例中，一种扫描dft电路包含：存储器逻辑单元(例如，1100)，其耦合到多个位格(例如，位格1402)，所述存储器逻辑单元经配置以控制从所述多个位格的数据读取及到所述多个位格的数据写入；及输入单元(例如，1200，用于存储器阵列及核心装置的供应电压)，其形成于集成电路上；及输出单元(例如，1300，用于外围设备的供应电压)，其形成于集成电路上。所述输入单元(例如，1200)包含用于信号选择的第一多个多路复用器。所述输出单元包含：第二多个多路复用器，其用于信号选择；至少一个高相位通过锁存器，其用于存储数据且经配置以在应用于至少一个高相位通过锁存器的时钟具有高相位时允许数据通过；至少一个锁定锁存器，其用于存储数据且经配置以增加所述数据的保持时间；及至少一个影子锁存器，其经配置以存储所述至少一个锁定锁存器中所存储的所述数据的副本。在所述存储器核心逻辑子单元(例如，1100)与所述输出单元(例如，1300)之间、在所述存储器核心逻辑子单元与所述输入单元(例如，1200)之间且在所述输入单元(例如，1200)与所述输出单元(例如，1300)之间建立电子连接。

所述电路进一步包含：移位路径(例如，1520)，其从所述输入单元(例如，1200)行进到所述输出单元(例如，1300)。所述电路进一步包含：俘获路径(例如，1530)，其从所述输入单元(例如，1200)行进到所述存储器逻辑单元(例如，1100)、接着行进到所述输出单元(例如，1300)。所述电路进一步包含：正常路径(例如，1510)，其从所述输入单元(例如，1200)行进到所述存储器逻辑单元(例如，1100)、行进到所述位格(例如，1402)、接着往回行进到所述存储器逻辑单元(例如，1100)、接着行进到所述输出单元(例如，1300)。

在一些实施例中，揭示一种扫描dft电路。所述电路包含：第一多路复用器(例如，simux2202)、第二多路复用器(例如，simux2204)、第三多路复用器(例如，simux2212)、第四多路复用器(例如，simux2214)、影子锁存器(例如，2316)、锁定锁存器(例如，2318)、第一逻辑门(例如，2210)及第二逻辑门(例如，2110、nand_en)。所述第一逻辑门具有耦合到第一多个多路复用器中的至少两者(例如，2206、2208)的输出的多个输入以及耦合到所述第一多个多路复用器中的至少另外两者(例如，2202、2204)的输入的输出。所述第一多路复用器(例如，simux2202)具有第一输入、第二输入及输出。所述第二多路复用器(例如，simux2204)具有第一输入、第二输入及输出，所述第一多路复用器(例如，simux2202)的所述第一输入连接到所述第二多路复用器(例如，simux2204)的所述第一输入。所述第三多路复用器(例如，simux2212)具有第一输入、第二输入、第三输入、输出及选择器，所述第三多路复用器(例如，simux2212)的所述输出连接到第一lpp(低相位通过)锁存器(例如，2206)的输入。所述第四多路复用器(例如，simux2214)具有第一输入、第二输入、第三输入、输出及选择器，所述第四多路复用器(例如，simux2214)的所述输出连接到第二lpp锁存器(例如，2208)的输入，且所述第三多路复用器(例如，simux2212)的所述第一输入连接到所述第四多路复用器(例如，simux2214)的所述第一输入，所述第三多路复用器(例如，simux2212)的所述选择器连接到所述第四多路复用器(例如，simux2214)的所述选择器，且两个选择器均连接到信号hit+se。所述影子锁存器(例如，2316)具有输入及输出，所述影子锁存器(例如，2316)的所述输入连接到所述第二多路复用器(例如，simux2204)的所述输出。所述锁定锁存器(例如，2318)具有输入及输出，所述锁定锁存器(例如，2318)的所述输入连接到所述影子锁存器(例如，2316)的所述输出。所述第一逻辑门(例如，2210)具有第一输入、第二输入及输出，所述第一逻辑门(例如，2210)的所述输出连接到所述第一多路复用器(例如，simux2202)的所述第一输入及所述第二多路复用器(例如，simux2204)的所述第一输入，所述第一lpp锁存器(例如，2206)的所述输出连接到所述第一逻辑门(例如，2210)的一输入，且所述第二lpp锁存器(例如，2208)的所述输出连接到所述第一逻辑门(例如，2210)的另一输入。所述第二逻辑门(例如，2110、nand_en)具有第一输入、第二输入及输出，所述第二逻辑门(例如，2110)的输入连接到所述第二多路复用器(例如，simux2204)的所述输出及所述影子锁存器(例如，2316)的所述输入。

在其它实施例中，揭示一种扫描dft电路。所述电路包含：第一多路复用器(例如，simux5212)、第二多路复用器(例如，simux5214)、第一逻辑门(例如，5202)、影子锁存器(例如，5312)、锁定锁存器(例如，5314)及第三多路复用器(例如，somux5304)。所述第一多路复用器(例如，simux5212)具有第一输入、第二输入、第三输入、输出及选择器，所述第一多路复用器(例如，simux5212)的所述输出连接到第一lpp锁存器(例如，5206)的输入。所述第二多路复用器(例如，simux5214)具有第一输入、第二输入、第三输入、输出及选择器，所述第二多路复用器(例如，simux5214)的所述输出连接到第二lpp锁存器(例如，5208)的输入，所述第一多路复用器(例如，simux5212)的所述选择器连接到所述第二多路复用器(例如，simux5214)的所述选择器，且两个选择器均连接到信号hit+se。所述第一逻辑门(例如，5202)具有第一输入、第二输入及输出，所述第一输入连接到所述第一lpp锁存器(例如，5206)的输出，且所述第二输入连接到所述第二lpp锁存器(例如，5208)的输出。所述影子锁存器(例如，5312)具有输入及输出，所述影子锁存器(例如，5312)的所述输入连接到所述第一逻辑门(例如，5202)的所述输出。所述锁定锁存器(例如，5314)具有输入及输出，所述锁定锁存器(例如，5314)的所述输入连接到所述影子锁存器(例如，5312)的所述输出。所述第三多路复用器(例如，somux5304)具有第一输入、第二输入、第三输入及输出，所述第三多路复用器(例如，somux5304)的所述第一输入连接到所述影子锁存器(例如，5312)的所述输出及所述锁定锁存器(例如，5314)的所述输入，且所述第三多路复用器(例如，somux5304)的所述选择器连接到信号hit+dftbyp。

在其它实施例中，揭示一种用于扫描测试设计(dft)的方法。所述方法包含：提供扫描dft电路，所述扫描dft电路包括正常模式、移位模式及俘获模式，所述扫描dft电路包括对应于所述正常模式的正常路径、对应于所述移位模式的移位路径及对应于所述俘获模式的俘获路径；将所述扫描dft电路切换为所述正常模式；经由所述正常路径将多个输入写入到多个位格(例如，步骤6102)。接着，从所述多个位格读取所述多个输入且将所述多个输入存储于锁存器中(例如，步骤6104)。在其它实施例中，所述方法包含：将所述扫描dft电路切换为所述移位模式；经由所述移位路径将数据从移位输入端子移位到移位输出端子(例如，步骤6106)；将来自所述移位输入端子的所述数据存储于影子锁存器及高相位通过锁存器中(例如，步骤6108)。在其它实施例中，所述方法包含：将所述扫描dft电路切换为所述俘获模式；及俘获存储于所述影子锁存器及所述高相位通过锁存器中的所述数据(例如，步骤6110)。在其它实施例中，所述方法包含执行多个测试设计(例如，步骤6112)。

前述内容概述了几个实施例的构件，使得所属领域的技术人员可更好地理解本发明的方面。所属领域的技术人员应了解，所属领域的技术人员可容易地使用本发明作为用于设计或修改用于实施本文中所介绍的实施例的相同目的及/或实现本文中所介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，此些等效构造并不背离本发明的精神及范围，且在不背离本发明的精神及范围的情况下，此些等效构造在本文中可做出各种改变、替代及变更。