NAND闪存存储器的读操作方法、电子设备和计算机可读存储介质与流程

本发明涉及半导体存储器领域，具体地涉及一种nand闪存存储器的读操作方法、电子设备和计算机可读存储介质。

背景技术：

美国专利us8861276示出了一种大阵列nand(“与非”)闪存存储芯片。对于这种大阵列nand闪存存储芯片，图1示出了闪存存储器的连接方式。如图1所示：其中一条位线上的存储单元串联连接，并由底层的选择管连接至共同源线(commonsourceline，csl)。在对nand闪存存储芯片进行读操作时，可以采用全部位线读方法。全部位线读方法是一种对位于位线的特定电容放电的读方式，而所述特定电容的电容值远小于位线本身的位线电容。为了避免在进行读操作时对位线电容放电，在这种方法中，导通的存储单元始终会存在流向共同源线的电流，这会在阵列的公共源线上造成非常大的噪声，进而对读操作产生干扰。这种干扰对大阵列的nand闪存尤其明显。随着集成度不断地提高，阵列的不断扩大，降低读操作时的共源线噪声干扰变的越来越重要。

随着nand存储芯片在固态硬盘等中的应用，用户需要一次读的容量可能并不固定。为了避免多余的读操作并且节省读操作的时间，这就要求闪存芯片内部的读操作本身具有更多的灵活性。

技术实现要素：

为了减少读操作的噪声并且使读操作更灵活且更高效，本发明提出一种可配置的读操作。这种操作在读取存储阵列时可以选择不同的页容量，并对不同的页容量读采取不同的操作电压及读方式，从而在降低噪声的同时保证读操作的效率。

根据本发明实施例的一个方面，提出了一种nand闪存存储器的读操作方法，所述nand闪存存储器排列成阵列，所述nand闪存存储器包括多个块，每一个块包括多个页，一条位线连接至多个块，每一个块连接至下部的多条存储单元串，其中一个存储单元串由多个存储单元串联连接组成，每一个存储器串的底层单元串联连接至选择管，并由所述选择管连接至共同源线，在所述nand闪存存储器的读取电路中，控制电路通过页选择晶体管来选通将要读取的存储位线，所述读操作方法包括：接收读指令；根据输入的读操作指令判断和选择不同的页容量进行读操作，其中所述读操作包括全页读操作、二分之一部分页读操作和四分之一部分页读操作；分别采用不同的读取操作电压施加至字线以及不同的读方式来执行所述全页读操作、二分之一部分页读操作或者四分之一部分页读操作。

可选地，在部分页读操作时，将不进行读操作的其余位线偏置到零电压。其中通过位线偏置电路将其余位线偏置到零电压。

可选地，对于全页的全部位线读操作，所述读操作包括模糊读操作、粗略读操作和精确读操作，在所述模糊读操作中，在字线上施加比目标读电压小的第一读取操作电压v_z，在所述粗略读操作中，在字线上施加比第一读取操作电压v_z大但依然小于目标读取电压v_f的第二读取操作电压v_c，以及在所述精确读操作中，在字线上施加目标读取电压v_f。

可选地，对于二分之一部分页读操作，所述读操作包括粗略读操作和精确读操作，在所述粗略读操作中，在字线上施加比第一读取操作电压v_z大但依然小于目标读取电压v_f的第二读取操作电压，以及在所述精确读操作中，在字线上施加目标读取电压v_f。

可选地，对于四分之一部分页读操作，通过在字线上施加目标读取电压v_f直接采用精确读操作。

可选地，每一条位线与一个位线控制放电nmos管的漏端相连，并且这些位线控制放电nmos管按照相间格的顺序连接至4根栅控制线。其中所述4根栅控制线由控制单元产生和控制，分别控制四分之一部分位线的偏置操作。

可选地，所述位线的物理排列方式为顺序排列，但其逻辑地址为每一根控制线控制连续的四分之一页。

可选地，在进行二分之一部分页读操作时，只对一半的位线进行操作，而其他的位线被偏置到零电压。

可选地，在进行四分之一部分页读操作时，只对四分之一的位线进行操作，而其他的位线被偏置到零电压。

根据本发明实施例的另一个方面，还提出了一种用于nand闪存存储器的读操作的电子设备，其中所述nand闪存存储器排列成阵列，所述nand闪存存储器包括多个块，每一个块包括多个页，一条位线连接至多个块，每一个块连接至下部的多条存储单元串，其中一个存储单元串由多个存储单元串联连接组成，每一个存储器串的底层单元串联连接至选择管，并由所述选择管连接至共同源线，在所述nand闪存存储器的读取电路中，控制电路通过页选择晶体管来选通将要读取的存储位线，所述电子设备还包括：存储器，用于存储可执行指令；以及处理器，用于执行存储器中存储的可执行指令，以执行如下操作：接收读指令；根据输入的读操作指令判断和选择不同的页容量进行读操作，其中所述读操作包括全页读操作、二分之一部分页读操作和四分之一部分页读操作；分别采用不同的读取操作电压施加至字线以及不同的读方式来执所述全页读操作、二分之一部分页读操作或者四分之一部分页读操作。

根据本发明实施例的又一个方面，提出了一种计算机可读存储介质，其上存储有可执行指令，所述指令在由一个或多个处理器执行时，可以使所述一个或多个处理器执行以下操作：接收读指令；根据输入的读操作指令判断和选择不同的页容量进行读操作，其中所述读操作包括全页读操作、二分之一部分页读操作和四分之一部分页读操作；分别采用不同的读取操作电压施加至字线以及不同的读方式来执行所述全页读操作、二分之一部分页读操作或者四分之一部分页读操作。

本发明通过分别采用不同的操作电压施加至字线以及读方式来执行所述全页读操作、二分之一部分页读操作或者四分之一部分页读操作，减小了共源线的噪声；通过采用模糊读操作、粗略读操作和精确读操作的三次读操作，可以大大提高读操作的精确度。

附图说明

图1示出了现有的nand闪存存储器的连接方式，其中采用全部位线读取方法。

图2示出了根据本发明实施例的对于一个页容量为16kb的存储器阵列的位线分配方式。

图3示出了根据本发明实施例的包括额外的空余单元在内的存储器阵列示意图。

图4示出了根据本发明实施例的nand闪存存储器的读操作方法。

图5示出了根据本发明实施例的nand闪存存储器的具体读操作方法。图6(a)至图6(c)示出了根据本发明实施例的大阵列多比特存储单元阵列在进行全页读lsb读操作时的操作示意图。

图7(a)至图7(d)示出了根据本发明实施例的大阵列多比特存储单元阵列在进行全页读模式下的msb读操作的示意图。

图8(a)至图8(c)示出了根据本发明实施例的大阵列多比特存储单元阵列在进行1/2页读模式的msb读操作的示意图。

图9(a)至图9(c)示出了根据本发明实施例的大阵列多比特存储单元阵列在进行1/2页读模式的msb读操作的示意图。

图10(a)至图10(b)示出了根据本发明实施例的大阵列多比特存储单元阵列在进行1/4页读模式的lsb读操作的示意图。

图11(a)至图11(b)示出了根据本发明实施例的大阵列多比特存储单元阵列在进行1/4页读模式的msb读操作的示意图。

图12示出了一种nand存储装置1200的示意图。

具体实施方式

现在对本发明的实施例提供详细参考，其范例在附图中说明，图中相同的数字全部代表相同的元件。为解释本发明下述实施例将参考附图被描述。

传统的闪存采用全位线读操作方法，在一次读操作中，会对一个字线连接的所有位线进行读操作。在这种情况下，共同源线的噪声会比较大。本发明主要根据所需阵列的容量而采用不同的读操作组合方式，以降低噪声并且同时保证读操作的效率。本发明提出一种根据所读的页容量来配制读操作的方式：所述读操作分别包括全页读操作、1/2部分页读操作和1/4部分页读操作。在进行部分页读时，其他位线需要被偏置到零电压，例如在本发明中位线将被偏置到地。

为了实现偏置，存储器读取电路需要包括位线偏置电路。图2示出了根据本发明实施例的对于一个页容量为16kb的存储器阵列的位线分配方式。如图2所示，对于一个页容量为16kb的阵列来说，其位线按照如图2所示的位置进行分配。这样的方式，对于最小的1/4部分页读操作，也可以得到连续的位线输出，有利于数据的顺序读取。如图2所示，控制电路通过设置在下部的页选择晶体管选择所要读取的页，所述页对应着串联连接的多个存储单元组成的存储单元串。所述页选择晶体管可以选择读取的位线。如果通过页选择晶体管选择对部分位线进行读取，就是部分页读取。

图3示出了根据本发明实施例的包括额外的空余单元在内的存储器阵列示意图。如图3所示，为了纠错的需要，其中每1/4部分页还包括额外的空余单元：其中dis_0控制第一组1/4部分页的位线，dis_1控制第二组1/4部分页的位线，dis_2控制第三组1/4部分页的位线，dis_3控制第四组1/4部分页的位线。

下面将参考图2至图4描述根据本发明实施例的读操作方法。图4示出了根据本发明实施例的nand闪存存储器的读操作方法。如图4所示，本发明实施例提出了一种nand闪存存储器的读操作方法，所述nand闪存存储器排列成阵列，所述nand闪存存储器包括多个块，每一个块包括多个页，一条位线连接至多个块，每一个块连接至下部的多条存储单元串，其中一个存储单元串由多个存储单元串联连接组成，每一个存储器串的底层单元串联连接至选择管，并由所述选择管连接至共同源线，在所述nand闪存存储器的读取电路中，控制电路通过页选择晶体管来选通将要读取的存储位线，所述读操作方法包括：接收读指令(s401)；根据输入的读操作指令判断和选择不同的页进行读操作(s402)，其中所述读操作包括全页读操作、二分之一部分页读操作和四分之一部分页读操作；分别采用不同的读取操作电压施加至字线以及不同的读方式来执行所述全页读操作(s4031)、二分之一部分页读操作(s4032)或者四分之一部分页读操作(s4033)。

可选地，在进行部分页读操作时，将不进行读操作的其余位线偏置到零电压。所述零电压可以是接地电压。可以通过位线偏置电路将其余位线偏置到零电压。

具体地，因为读取不同大小的页的共源线噪声不同，其中一次读的页容量越大噪声越大。所以对于读取不同大小的页，可以根据噪声的大小进行不同的读噪作。如图4所示，本发明实施例的读操作包括多种读操作，在对一个大阵列所有位线进行读取时(全页读操作)，共源线噪声最大。为了减少噪声干扰，本发明实施例的读操作方法可以对全页读操作采用三次读操作来进行：第一次读称为模糊读，在字线上采用一个比目标读电压小的读字线电压v_z，这样就可以把在低读字线电压下就导通的单元读出。这样，这些在字线电压更大时导通电流较大的单元将不会影响到之后的读噪作，使之后的读噪作的共源线噪声减小。但因为是全阵列读取，对于一个阵列来说可能噪声依然比较大，所以需要进行第二次粗略读操作。在粗略读操作时，采用的读字线电压v_c比第一次模糊读的读字线电压大、但依然小于目标读电压v_f。在经过第二次读操作后，噪声继续减小。在第三次精确读操作时，因为大部分大电流存储单元已经被前两次读出，噪声大幅减小，第三次精确读操作就可以采用目标读取电压v_f。通过三次字线上电压逐渐增加的读操作，进行了一次完整的全部位线读操作，可以大大提高读操作的精确度。

也就是说。对于全页的全部位线读操作，所述读操作包括模糊读操作、粗略读操作和精确读操作；在所述模糊读操作中，在字线上施加比目标读电压小的第一读取操作电压v_z；在所述粗略读操作中，在字线上施加比第一读取操作电压v_z大但依然小于目标读取电压v_f的第二读取操作电压v_c；以及在所述精确读操作中，在字线上施加目标读取电压v_f。

为了扩展芯片的适用性，使其可以以不同的逻辑页容量进行读操作，这里对于一个物理上阵列页容量较大的芯片，还包括1/2部分页读模式以及1/4部分页读模式。而对于这两种部分页读模式来说，因为本身所读的位数减小，所以其csl的共源线的噪声也相应减少。例如，对于1/2部分页读模式，就可以只采用两次读的方式。第一次采用粗略读方式，其选中的电压为v_c；而之后采用精确读模式，采用传统的目标读取电压v_f。对于1/4读模式来说，其csl噪声大大降低，所以在这种模式下可以直接先采用目标读取电压v_f进行读操作。

也就是说，对于二分之一部分页读操作，所述读操作包括粗略读操作和精确读操作：在所述粗略读操作中，在字线上施加比第一读取操作电压v_z大但依然小于目标读取电压v_f的第二读取操作电压；以及在所述精确读操作中，在字线上施加目标读取电压v_f。对于四分之一部分页读操作，通过在字线上施加目标读取电压v_f直接采用精确读操作。

可选地，每一条位线与一个位线控制放电nmos管的漏端相连，并且这些nmos管按照相间格的顺序被联接到4根栅控制线。所述4根栅控制线由控制单元产生和控制，分别控制四分之一部分位线的偏置操作。可选地，所述位线的物理排列方式为顺序排列，但其逻辑地址为每一根控制线控制连续的四分之一页。可选地，在进行二分之一部分页读操作时，只对一半的位线进行操作，而其他的位线被偏置到地。可选地，在进行四分之一的读操作时，只对四分之一的页进行读操作，而其他的位线被偏置到地。

下面结合具体的实施例详细描述本发明的nand闪存存储器的读操作方法。参考图2和图3如上所述，图2示出了对于一个页容量为16kb的存储器阵列的位线分配方式；对于一个页容量为16kb的阵列来说，其位线按照如图所示的位置进行分配；如图3所示，dis_0控制第一组1/4部分页的位线，dis_1控制第二组1/4部分页的位线，dis_2控制第三组1/4部分页的位线，dis_3控制第四组1/4部分页的位线。

在本实例中，一个存储单元阵列的全页容量为16kb，其中每条位线连接一偏置管，其中偏置管的栅级间隔地连接至控制线dis_0、dis_1、dis_2、dis_3，并且由控制电路控制。位线的逻辑地址排布如图2所示。在进行第一个1/2部分页读操作时，dis_0，dis_1为低，dis_2、dis_3为高，使其它位线偏置到地。在进行第二个1/2部分页读操作时，dis_0、dis1为高，dis2、dis_3为低。如上所述，读操作包括全页位线读、1/2部分页读和1/4部分页读操作，并且三种读操作将采用不同的指令。芯片根据指令的不同，选择进行不同的读操作。而越小的页容量，读操作的噪声越小，所以可以采用不同的读方法，来达到速度和准确率的平衡。

图6(a)至图6(c)示出了大阵列多比特存储单元阵列在进行全页读模式lsb读操作时的操作示意图。如图6所示(c)所示，对于大阵列多比特存储单元阵列，在进行全页读模式lsb读操作时，为了降低全部位线读时的共源线噪声，包括三次读操作。第一次读操作时，字线采用电压vrd2_z，第二次读操作时字线采用电压vrd2_c，第三次读操作时字线采用电压vrd2_f。其中，vrd2_z＜vrd2_c＜vrd2_f＜vvry2。vrd2_f是传统读操作时的目标读取电压，vvry2为编程操作的验证电压。如图6(c)所示，在每一次读操作时都包括位线预充、感应和锁存三个阶段，并且施加在字线上的电压示意图如图6(b)所示。每一次读操作，都使得阵列的噪声减小，所以用三次读操作可以大量减少噪声，提高读操作的准确率。

图7(a)至图7(d)示出了大阵列多比特存储单元阵列在进行全页读模式下的msb读操作的电压示意图，以及图7(b)示出了全页读模式下的msb字线电压示意图。如图7(a)和6(b)所示，在进行msb读操作时，传统的读操作只需要读两次；但是在本发明的技术方案中，一共需要进行六次操作；具体地每一次读操作都需要进行三次：模糊读、粗略读和精确读。在字线上施加的电压如图7(b)所示，其中vrd1_z＜vrd1_c＜vrd1_f，vrd3_z＜vrd3_z＜vrd3_f。具体地，图7(c)和图7(d)示出了全页读模式下的msb读操作的具体操作示意图。其中图7(c)示出了msb第一次读操作，而图7(d)示出了msb第二次读操作。在每一次读时都包括位线预充、感应和锁存三个阶段，其中字线的电压分别为vrd1_z、vrd1_c、vrd1_f，vrd3_z、vrd3_z、vrd3_f。经过这样的处理，共源线(csl)对于读操作的噪声将大大减小，读操作的准确率提高。完成msb操作即可将msb结果输出。

图8(a)至图8(c)示出了大阵列多比特存储单元阵列在进行1/2页读模式的lsb读操作的示意图。对于1/2页，在本实施例中的页容量为8kb。在进行lsb读操作时，对所选中的1/2个页进行一次粗略读操作，采用电压vrd2_c；而在粗略读操作的过程中，将另外1/2个页偏置到地。然后再对粗略读操作的1/2个页进行精确读操作，采用电压vrd2_f。其具体操作方式与全位线相同，只是此时只有一半的位线被预充，而另外一半的位线被偏置到地(即零电压)。完成lsb操作即可将lsb结果输出。

图9(a)至图9(c)示出了大阵列多比特存储单元阵列在进行1/2页读模式的msb读操作的示意图。在对所选中的1/2页(8kb)进行msb的读操作时，对所选中的1/2个页进行一次粗略读操作，采用电压vrd1_c。然后再对粗略读操作的1/2个页进行精确读操作，采用电压vrd1_f。而后对于此1/2页进行电压为vrd3_c粗略读和电压为vrd3_f的精确读。其中，每一次读的具体操作方式与lsb相同，每一次都包括预充、感应放电、锁存三个阶段。其中未被操作的另外1/2的位线被偏置到地。例如，如果对位线bl0-bl8191进行读操作，则其偏置控制信号dis_0、dis_1为低，而dis_2、dis_3为高，将位线放电到地。在读完选定的1/2页后，就可以将数据输出。完成msb操作即可将msb结果输出。

图10(a)至图10(b)示出了大阵列多比特存储单元阵列在进行1/4页读模式的lsb读操作的示意图。对于1/4页在本例中为4kb，在进行lsb的读操作时，可以直接对所选中的1/4页进行精确读操作，采用电压vrd2_f。在这里，因为只读1/4个页，只有1/4部分的位线被预充，而另外3/4位线被偏置到地。完成lsb操作即可将lsb结果输出。

图11(a)至图11(b)示出了大阵列多比特存储单元阵列在进行1/4页读模式的msb读操作的示意图。在进行msb的读操作时，因为噪声已经大大降低，直接所选中的1/4页进行精确的读操作，采用电压vrd1_f，以及电压vrd3_f。同样在读操作的过程中，只有1/4部分位线被预充，而另外3/4部分位线被偏置到地。完成选中的msb操作后，就可直接将数据输出。实现1/4部分页读操作。完成msb操作即可将msb结果输出。

图12示出了一种nand存储装置1200，其中存储器控制器1206用于接收指令，控制执行图1-4所示的操作，并完成数据的输入和输出。而mcu等1204向存储器发出指令，并从存储器控制器1206得到数据或向存储器控制器传输需写入的数据。nand存储介质1208存储数据。存储器控制器1206根据输入的读操作指令判断和选择不同的页容量进行读操作，其中所述读操作包括全页读操作、二分之一部分页读操作和四分之一部分页读操作；分别采用不同的读取操作电压施加至字线及读操作方式来执行所述全页读操作、二分之一部分页读操作或者四分之一部分页读操作。

本发明通过针对所述全页读操作、二分之一部分页读操作或者四分之一部分页读操作分别采用不同的操作电压施加至字线，减小了共源线的噪声；通过采用模糊读操作、粗略读操作和精确读操作的三次读操作，可以大大提高读操作的精确度。

尽管已经参考本发明的典型实施例，具体示出和描述了本发明，但本领域普通技术人员应当理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以对这些实施例进行形式和细节上的多种改变。