专利名称：闪速存储器阵列中的页式擦除的制作方法
技术领域：
本发明涉及闪速存储器阵列中的擦除方式。更详细地说，本发明涉及闪速存储器阵列中的页擦除方式和多页擦除方式。
在传统的闪速存储器阵列中，闪速存储器阵列通常排列成字线和位线的矩阵，以形成交点，闪速存储单元就以本专业技术人员熟知的方式处在交点上。对闪速存储器阵列中的存储单元可以执行的操作是READ(读出)，PROGRAM(编程)和ERASE(擦除)。
PROGRAM操作往往通过以下方法进行把连接到闪速存储单元漏区的选中的位线驱动到第一电压，并把连接到选中的字线的闪速存储单元的栅极驱动到较高电压，以便以本专业技术人员熟知的方法进行热电子注入。
ERASE操作是通过把闪速存储单元的栅极驱动到一个远小于位线上电压的电压来进行的。这样做时，电子以本专业技术人员熟知的方式隧道贯穿(tunnel off)闪速存储单元的浮动栅极。对于传统的闪速存储器阵列，已知或者一次擦除整个闪速存储器阵列，称为BULKERASE(整体擦除)，或者一次擦除闪速存储器阵列的一个扇区，称为SECTOR ERASE(扇区擦除)。闪速存储器阵列BULK ERASE的一个例子可在题为“一个90毫微秒100K擦除-编程周期兆位闪速存储器”1989IEEE International Solid State Circuits Conference，140和141页，1989年二月的一文中找到。SECTOR ERASE操作的例子可从题为“极省电的(DEEP-POWER-DOWN)55毫微秒0．35微米仅5伏16M(兆)闪速存储器”1996IEEE International Solid-State Circuits Conference，44和45页1996年二月的一文中找到。
之所以把ERASE操作或者限于SECTOR或者限于BULKERASE，是考虑到这样一个事实，即当单独一行被选中来擦除时，有可能未被选中行的闪速存储单元的浮动栅极上存储的数值会由于出现不希望有的隧道贯穿而受影响。因而，本发明的一个目的是提供一种擦除方式，其中可以擦除一个扇区中的单独一行或一个扇区中的多行，而同时减小对未被选中的扇区中的闪速存储单元的干扰现象。
按照本发明的第一方面，为闪速存储器阵列中的扇区提供PAGEERASE(页擦除)操作方式。在PAGE ERASE操作方式中，把约-10伏的最佳隧道贯穿电位加在被选中进行PAGE ERASE的行上的闪速存储单元的栅极，而连接到闪速存储单元的漏极的位线则被驱动到约6．5伏的最佳电压。为了减小选中行以外的各行中存储单元出现不希望有的擦除，在选中行以外的各行中所有的闪速存储单元的栅极上都施加约1至2伏最佳偏置电压。
按照本发明的第二方面，提供MULTI PAGE ERASE(多页擦除)方式。在MULTI PAGE ERASE方式下，把一个扇区中的各行划分成组，一个组中可以有多于一行被选中进行擦除或不同组中可以有相应的多行被选中进行擦除。在MULTI PAGE ERASE方式下，给被选中进行擦除的各行中的闪速存储单元的栅极施加约-10伏的最佳隧道贯穿电压，而把连接到闪速存储单元漏极的位线驱动到约6．5伏的最佳电压。为了减小不被选中的各行上闪速存储单元出现不希望有的擦除，给不被选中进行擦除的各行上的闪速存储单元的栅极施加约1-2伏的最佳偏置电压。
图1举例说明按照本发明的闪速存储器阵列的方框图；图2举例说明图1中按照本发明的闪速存储器阵列中一个扇区的一部分的简明线路图；图3举例说明一个信号表，所述信号在按照本发明的闪速存储器阵列的READ，PROGRAM和PAGE ERASE方式期间加到示于图2中的扇区的各元件上；以及图4举例说明适合于按照本发明使用的可变基准发生电路的简明线路图。
本专业的技术人员将会理解，以下对本发明的描述只是示范性的，而绝非限制性的。对本专业的技术人员而言，不难想象本发明的其他实施例。
在图1中，举例说明了按照本发明的闪速存储器阵列10。闪速存储器阵列10具有M行，其中每一行有N字节。闪速存储器阵列10中M行中的每一行一般都称作存储器的一页。在数据闪速存储器阵列10中，M行以本专业技术人员熟知的方式分成扇区或块。下面将指出，包括在闪速存储器阵列10的一个扇区中的行数一般是设计选择的问题，另外，可以把整个闪速存储器阵列10看作是一个扇区。在4兆字节闪速存储器阵列的最佳实施例中，2048行(或页)，每一行264字节，分成4个扇区，各含有512行。
如上所述，可以在闪速存储器阵列中的存储单元上执行的操作一般有3种。这3种操作是READ，PROGRAM和ERASE。先有技术已知一次擦除整个闪速存储器阵列，称为BULK ERASE，和一次擦除整个扇区，称为SECTOR ERASE。按照本发明，可以在一个扇区中的单独一行上执行擦除，称为PAGE ERASE或在一个扇区中的多个页上执行擦除，称为MULTI PAGE ERASE。
现翻到图2，其中举例说明按照本发明的扇区12中的一部分14。在扇区12的这部分14中，行20分成K组，其中K组中的每一组都有J行。在上述4兆字节闪速存储器阵列的最佳实施例中，该扇区的512行分成64组，其中64组中的每一组各包括8行。在扇区12的部分14中，第一组20-1直至20-J各行表示为组1，最后一组的10-1直至20-J行表示为组K。
正如本专业技术人员都很理解的，闪速存储器阵列10中20-1直至20-J各行中的每一行都是字线。20-1直至20-J各行中的每一条字线都与位线形成交点。通常，闪速存储器阵列10中位线的数目等于行20中的字数乘以每一个字的位数。例如，在上述4兆字节闪速存储器阵列的最佳实施例中，每一行有264字，而每一个字8位。结果，闪速存储器阵列10有2112条位线。在扇区12的部分14中，只画出一条位线22用于举例说明的目的。
位于字线20和位线22之间交点处的是闪速存储单元24。这里将不再描述闪速存储单元具体的实施例，以免使本公开变得过于复杂，从而使本发明变得模糊不清。适合于按照本发明使用的闪速存储单元在1986年5月30提交的并转让给与本发明相同的受让人的美国专利No．4，783，766中已有描述，此专利包括在此作参考。
连接到每一条字线20一端的是一对N沟道MOS(金属氧化物半导体)晶体管26-1和26-2。在每一对N沟道MOS晶体管26-1和26-2中，第一N沟道MOS晶体管26-1的漏极连接到行选择电位Xd，第二N沟道MOS晶体管26-2的源极连接到栅极偏置电位Vwg，第一N沟道MOS晶体管26-1和第二N沟道MOS晶体管26-2各自的源极和漏极连接到字线20。
每一个N沟道MOS晶体管26-1的栅极都连接到组选择信号Xs，而每一个N沟道MOS晶体管26-2的栅极都连接到由反相器28提供的组选择信号Xs的反信号Xs。应该指出，反相器28在Xs上提供一个电压电位，它比Xs上的电压或者高或者低一个要求的量。组选择信号Xs及其反信号Xs由解码器提供，它的实现都在本专业技术人员的知识范围之内，因而在此不再公开，以免使本公开变得过于复杂，而使本发明变得模糊不清。
对于每一个位于字线20和位线22交点上的闪速存储单元，闪速存储单元的漏极连接到位线22，闪速存储单元24的源极由阵列电源线30连接到阵列电源电压，而闪速存储单元24的栅极连接到字线20。对于每一条字线20，都有一个P沟道MOS隔离通过晶体管(isolationpass frasistor)32串联在每一对N沟道MOS晶体管26-1和26-2与位于字线20和位线22交点上的第一闪速存储单元24之间。连接到每一条字线20的位于P沟道MOS隔离通过晶体管32和设置在字线20和位线22交点上的第一闪速存储单元24的栅极之间的部分的，是通过字线泵线36连接到约-15伏至-4伏，最好-10伏的负电压电源的字线泵34。
现翻到图3，图中是一个简要说明一些信号的表，所述信号加在图2中示出的电路中的各个元件上，以实现按照本发明的闪速存储器阵列的READ，PROGRAM和ERASE方式。按照本发明，这里只描述ERASE操作过程中信号的施加情况。
为了选择特定的一行进行PAGE ERASE，通过组选择信号线Xs把Vcc电压加到包含被选择进行PAGE ERASE的行20-1至20-J的组中的N沟道MOS晶体管26-1的栅极，而通过组选择信号线的反信号线Xs把地电压(0伏)加到包含被选择进行PAGE ERASE的行20-1至20-J的组中的N沟道MOS晶体管26-2的栅极。对于具有被选择进行PAGE ERASE的行20-1至20-J的组以外各组中的行20-1至20-J，通过组选择信号线Xs把地电压(0伏)加到N沟道MOS晶体管26-1的栅极，而通过组选择信号线的反信号线Xs把Vcc电压加到N沟道MOS晶体管26-2的栅极。
当通过Xs和Xs组选择信号线施加所述电压时，地电压(0伏)将加到被选择进行PAGE ERASE的行20-1和20-J的N沟道MOS晶体管26-1的漏极，而范围约1伏至约5伏，而最好约1伏至约2伏的偏置电压将加到与被选择进行PAGE ERASE的行20-1至20-J处于同一组内但不被行选择信号Xd选择进行PAGE ERASE的行20-1至20-J的漏极。
地电压(0伏)还将加到非选择组中对应于选择行20-1至20-J的行20-1至20-J的N沟道MOS晶体管26-1的漏极，而范围在约1伏至约5伏、最好约1伏至约2伏的偏置电压还将加到对应于选择组中非选择行20-1至20-J的非选择的组中的行20-1至20-J的N沟道MOS晶体管26-1的漏极。
例如，当要选择的行20-1至20-J是组1中的行20-2时，地电压(0伏)将加到行20-2的N沟道MOS晶体管26-1的漏极，还加到组2至组K中行20-2的N沟道MOS晶体管26-1的漏极。另外，偏置电压将加到组1中行20-1，20-3至20-J所有各行的N沟道MOS晶体管26-1的漏极，还加到组2至组K中的所有行20-1，20-3至20-J的N沟道MOS晶体管26-1的漏极。
当通过组选择信号线Xs和Xs施加所述电压时，除了把信号加到N沟道MOS晶体管26-1的漏极上之外，范围在约1伏至约5伏、最好约1伏至约2伏的偏置电压通过信号线Vwg加到N沟道MOS晶体管26-2的源极。
当这些电压加到N沟道MOS晶体管26-1和26-2的栅极、N沟道MOS晶体管26-1的漏极和N沟道MOS晶体管26-2的源极时，P沟道MOS隔离通过晶体管32-1至32-j导通。
结果，地电压(0伏)将加到选择行20-1至20-J中的闪速存储单元24的栅极，而偏置电压将加到所有其他行20-1至20-J的闪速存储单元上。从以上讨论应该理解，对于包含选中行20-1至20-J的选中组1至组K，加到选中组中非选中行20-1至20-J的闪速存储单元24的栅极上的偏置电压是通过连接到N沟道MOS晶体管26-1的漏极的信号线Xd提供的，而对于非选中组1至组K中所有其他行20-1至20-J，加到闪速存储单元24的栅极上的偏置电压，是由通过Vwg信号线加到N沟道MOS晶体管26-2源极的电压提供的。
一旦地电压(0伏)加到选中行20-1至20-J上的闪速存储单元24的栅极，而范围在约1伏至约5伏、最好约1伏至约2伏的偏置电压加在所有其他闪速存储单元24的栅极，就把一个电压加在P沟道MOS隔离通过晶体管32-1至32-J的栅极，使得连接到选中行20-1至20-J的P沟道MOS隔离通过晶体管32-1至32-J由于栅-源电压而截止。由连接到选中行20-1至20-J的字线泵34把范围在约-15伏至约-4伏、最好在约-10伏的负电压加在选中的组1至组K中的选中行20-1至20-J。
为了避免使本公开变得过于复杂，从而使本发明变得模糊不清，这里将不再描述对本专业技术人员熟知的用来向选中行20-1至20-J提供负电压的字线泵34或其他装置的实现。适合于按照本发明使用的字线泵34的实现在转让给与本发明的相同的受认人的1982年2月8日提交的美国专利No．4，511，811和1985年2月8日提交的美国专利No．4，673，829中已有描述，所述专利附此作参考。
由于连接到选中行20-1至20-J的P沟道MOS隔离通过晶体管32-1至32-J已经截止，所以加在选中的行20-1至20-J中的闪速存储单元24的栅极的负电压将不使N沟道MOS晶体管对26-1和26-2暴露在负电压下。另外，通过首先把地电压、而不是把偏置电压加在选中行20-1至20-J上的闪速存储单元24的栅极，在向选中行20-1至20-J上的闪速存储单元24的栅极提供负电压的过程中，字线泵34消耗较少的能量和时间。
为了完成PAGE ERASE操作，位线22全都驱动到约5伏至约10伏、最好约6．5伏的正电压。结果，在浮动栅极和选中行20-1至20-J上的闪速存储单元24的漏极之间将以本专业技术人员熟知的方式出现隧道贯穿，以便对选中行20-1至20-J上的闪速存储单元24执行ERASE(擦除)，因为有约12伏至约20伏、最好约16．5伏的电位差加在选中行20-1至20-J上的闪速存储单元24的漏极和浮动栅极之间。
按照本发明，当约5伏至约10伏、最好约6．5伏的正电压加在位线22时，在所有非选中行20-1至20-J上的闪速存储单元24对隧道贯穿较不敏感，因为约1伏至约5伏、最好约1伏至约2伏的偏置电压已经加在所有非选中行20-1至20-J上的闪速存储单元24的栅极上。
从以上讨论应该理解，通过把地电压(0伏)加在多个选中行20-1至20-J上的每一个的N沟道MOS晶体管26-1的漏极上、以便把地电压(0伏)加在所有多个选中行20-1至20-J上的闪速存储单元24的栅极上，即可对选中组中的多个页执行MULTI PAGE ERASE。然后，选择连接到多个选中行20-1至20-J上的字线泵34，以便把约-15伏至约-4伏、最好约-10伏的负电压加在所有多个选中行20-1至20-J上的闪速存储单元24的栅极上。
当约5伏至约10伏，最好约6．5伏的正电压加在位线22，使得多个选中行20-1至20-J上的闪速存储单元24的浮动栅极和漏极之间以本专业技术人员熟知的方式出现隧道贯穿，以便ERASE(擦除)多个选中行20-1至20-J上的闪速存储单元24，因为约12伏至约20伏、最好16．5伏的电位差已经加在多个选中行20-1至20-J上的闪速存储单元24的漏极和浮动栅极之间。
现翻到图4，图中说明用来为READ，PROGRAM和ERASE方式提供行选择基准电压Xd的可变基准发生器电路40。在可变基准电位发生器电路40中，NAND(“与非”)门42具有多个输入端，它进行解码，判定一个组中的特定行20-1至20-J是否被选中。NAND门42的输出端连接到NOR(“或非”)门44的第一输入端、通过反相器48连接到NOR门46的第一输入端，还连接到NOR门50的第一输入端。
NOR门44的第二输入端连接到偏置使能线，后者在闪速存储器阵列处于ERASE方式时变HIGH(高)。NOR门46和50的第二输入端连接到偏置使能信号的反信号(complement)。NOR门44的输出端连接到NOR门52的第一输入端，NOR门52的第二输入端连接到偏置使能信号。NOR门44的输出还连接到N沟道MOS通过晶体管54的源极和N沟道下拉晶体管56的栅极。
N沟道MOS隔离通过晶体管54的栅极连接到隔离控制信号，这最好是Vcc。可变电压基准电位Vmp连接到P沟道MOS晶体管58、60和62的源极。N沟道MOS晶体管56的源极接地。P沟道MOS晶体管58和62的栅极连接到N沟道MOS晶体管56的漏极，而P沟道MOS晶体管60的栅极连接到N沟道MOS隔离通过晶体管54的漏极以及P沟道MOS晶体管58的漏极。P沟道MOS晶体管60的漏极还连接到N沟道MOS晶体管56的漏极。N沟道MOS晶体管64具有连接到NOR门52输出端的栅极、接地的源极和连接到P沟道MOS晶体管62的漏极，以产生基准电位发生器电路40的输出Xd。
NOR门46和50的输出端连接到N沟道MOS晶体管66和68的栅极。N沟道MOS晶体管68的漏极连接到BIAS(偏置)电位，而N沟道MOS晶体管68的漏极接地。N沟道MOS晶体管66的源极连接到N沟道MOS晶体管68的漏极，以形成连接到基准电位发生器电路40的输出Xd的节点。
在可变基准发生器电路40的操作中，当正在执行PAGE ERASE方式时，使偏置使能信号变HIGH，使得NOR门44和52的输出变LOW(低)。由N沟道MOS晶体管54送到P沟道MOS晶体管60的栅极的LOW信号将把可变电压Vmp加在P沟道MOS晶体管62的栅极上。在READ，PROGPAM和PAGE ERASE方式下的Vmp电压最好分别为Vcc，10伏和Vcc。这样，P沟道MOS晶体管62将截止。由NOR门52向N沟道MOS晶体管64的栅极提供的LOW信号还将使N沟道MOS晶体管64截止。
在PAGE ERASE方式下，当偏置使能信号变HIGH时，连接到NOR门46和50的偏置使能信号的反信号为LOW。NAND门42的反相输出和NAND门42的输出也分别连接到NOR门46和50。来自NAND门42的LOW输出表示这个特定的行20-1和20-J正在被选中。因而，当NAND门42的LOW输出加在NOR门50时，输出Xd将由NOR门50的输出使之导通的N沟道MOS晶体管68拉低到地，而当NAND门42的HIGH输出由反相器48作为LOW信号加在NOR门46上时，输出Xd被NOR门46的输出使之导通的N沟道MOS晶体管66拉到偏置电压。
在或者READ或者PROGRAM方式的过程中，偏置使能信号将为LOW，而来自NAND门42的LOW信号将使NOR门44的输出变HIGH，而来自NAND门42的HIGH信号将使NOR门44的输出变LOW。当NOR门44的输出为HIGH时，Vmp电压将通过P沟道MOS晶体管62(该晶体管在其栅极由被来自NOR门44的HIGH信号导通的N沟道MOS晶体管56拉低到地时已经导通)加在输出Xd上。当NOR门44的输出为LOW时，地电压将通过已经被来自NOR门52的HIGH信号导通的N沟道MOS晶体管64加在输出Xd上。
尽管已经显示和描述了本发明的实施例和应用，但是，对于本专业的技术人员来说，显然，在不脱离本发明的概念的情况下，可能作出比上述多得多的改变。因此，除后附的权利要求书的精神外，本发明不受限制。
权利要求
1．一种用于对闪速存储器阵列的一个扇区中的一行存储单元执行擦除操作的方法，它包括以下步骤把隧道贯穿电位加到所述扇区中所述一行上所述存储单元的每一个栅极；把偏置电压加到所述扇区中所述一行上所述存储单元以外的存储单元的每一个栅极；以及把位线电位加在所述闪速存储器阵列的所述扇区中的每一条位线上，所述位线电位大于所述隧道贯穿电位，使得在所述一行的所述存储单元中发生来自浮动栅极的隧道贯穿。
2．权利要求1的执行擦除操作的方法，其特征在于所述位线电位高于所述隧道电位约12伏至约20伏。
3．权利要求1的执行擦除操作的方法，其特征在于所述隧道贯穿电位为约-15伏至约-4伏，所述位线电位为约5伏至约10伏，所述偏置电位为约1伏至约5伏。
4．权利要求1的执行擦除操作的方法，其特征在于还包括以下步骤在施加所述隧道贯穿电位的步骤之前，把地电压加到所述扇区中的所述一行的所述各存储单元的每一个栅极。
5．权利要求1的执行擦除操作的方法，其特征在于加在所述组中所述多行的所述存储单元以外的所述组中各行的存储单元的所述偏置电压是由第一基准电压源提供的，而加在所述组中所述存储单元以外的各存储单元的栅极的所述偏置电压是由第二基准电压源提供的。
6．一种用于对闪速存储器的一个扇区中的多行存储单元执行擦除操作的方法，它包括以下步骤把隧道贯穿电位加到所述扇区中所述多行上所述存储单元的每一个栅极；把偏置电压加到所述扇区中所述多行上所述存储单元以外的存储单元的每一个栅极；以及把位线电位加在所述扇区中的每一条位线上，所述位线电位大于所述隧道贯穿电位，使得在所述多行的所述存储单元中发生来自浮动栅极的隧道贯穿。
7．权利要求6的执行擦除操作的方法，其特征在于所述位线电位高于所述隧道电位约12伏至约20伏。
8．权利要求6的执行擦除操作的方法，其特征在于所述隧道贯穿电位为约-15伏至约-4伏，所述位线电位为约5伏至约10伏，所述偏置电位为约1伏至约5伏。
9．权利要求6的执行擦除操作的方法，其特征在于还包括以下步骤在施加所述隧道贯穿电位的步骤之前，把地电压加到所述扇区中所述多行的所述各存储单元的每一个栅极。
10．一种用于对闪速存储器一个扇区中一组内的多行存储单元执行擦除操作的方法，它包括以下步骤把隧道贯穿电位加到所述扇区的所述组中所述多行上所述存储单元的每一个栅极；把偏置电压加到所述扇区中所述多行上所述存储单元以外的存储单元的每一个栅极；以及把位线电位加在所述扇区中的所述位线上，所述位线电位大于所述隧道贯穿电位，使得在所述组的所述多行的所述存储单元中发生来自浮动栅极的隧道贯穿。
11．权利要求10的执行擦除操作的方法，其特征在于加在所述组中所述多行的所述存储单元以外的所述组内各行存储单元的所述偏置电压是由第一基准电压电源提供的，而加在所述组中所述存储单元以外的各存储单元的栅极的所述偏置电压是由第二基准电压源提供的。
12．权利要求10的执行擦除操作的方法，其特征在于所述位线电位高于所述隧道电位约12伏至约20伏。
13．权利要求10的执行擦除操作的方法，其特征在于所述隧道贯穿电位为约-15伏至约-4伏，所述位线电位为约5伏至约10伏，所述偏置电位为约1伏至约5伏。
14．权利要求10的执行擦除操作的方法，其特征在于还包括以下步骤在施加所述隧道贯穿电位的步骤之前，把地电压加到所述扇区中所述一行的所述各存储单元的每一个栅极。
15．闪速存储器阵列的一个扇区，它包括多行，所述多行被分成具有一些行的一些组；多条位线，所述位线排列成与所述多行形成交点；位于所述交点上的闪速存储单元，每一个所述闪速存储单元都具有连接到所述多行中的一行的栅极、连接到所述各位线之一的漏极，和连接到阵列电源线的源极和浮动栅极；用于从所述各行的组中选择一个的装置；用于向所述闪速存储单元的所述栅极提供隧道贯穿电位的装置；和用于向所述闪速存储单元的所述栅极提供偏置电位的装置。
全文摘要
在闪速存储器阵列的扇区中提供PAGEERASE(页式擦除)和MULTI PAGE ERASE(多页式擦除)工作方式。在PAGE ERASE和MULTI PAGE ERASE工作方式下,给被选中进行擦除的一行或各行中的闪速存储单元的栅极施加约－10伏的最佳隧道贯穿电压;而把连接到闪速存储单元漏极的位线驱动到约6.5伏的最佳电压。为了减少对不被选中的各行上闪速存储单元的不希望有的擦除,给不被选中的各行上的闪速存储单元的栅极施加约1至2伏的最佳偏置电压。
文档编号G11C11/40GK1292924SQ99803905
公开日2001年4月25日 申请日期1999年3月12日 优先权日1998年3月13日
发明者A·古普塔, S·J·舒曼 申请人:阿特梅尔股份有限公司