读出及写入是针对任一区块BLK中的任一串单元SU中的共通地连接于任一字线WL的多个存储单元晶体管MT批次地进行。将该单位称为「页」。
[0057]图4是本实施方式的存储单元阵列115的局部区域的剖视图。像图示那样，在P型井区域20上形成着多个NAND串115。即，在井区域20上，形成着作为选择栅极线SGS发挥功能的多个配线层27、作为字线WL发挥功能的多个配线层23、及作为选择栅极线SGD发挥功能的多个配线层25。
[0058]而且，形成着贯通这些配线层25、23、及27且到达井区域20的存储器孔26。在存储器孔26的侧面依序形成着区块绝缘膜28、电荷储存层29 (绝缘膜)、及栅极绝缘膜28，进而在存储器孔26内埋入导电膜31。导电膜31是作为NAND串118的电流路径发挥功能，且在存储单元晶体管MT及选择晶体管STl及ST2动作时形成通道的区域。
[0059]在各NAND串115中，设置着多层(本例中为4层)的配线层27是电性地共通连接，且连接于同一选择栅极线SGS。S卩，该4层配线层27实质上作为I个选择晶体管ST2的栅极电极发挥功能。所述情况关于选择晶体管STl (4层的选择栅极线SGD)也同样。
[0060]通过以上构成，在各NAND串115中，在井区域20上依序积层着选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1。
[0061]此外，于图4的例中，选择晶体管STl及ST2是与存储单元晶体管MT同样地包括电荷储存层29。然而，选择晶体管STl及ST2实质上并非作为保持数据的存储单元而发挥功能，而作为开关发挥功能。此时，选择晶体管STl及ST2接通/断开的阈值也可以通过对电荷储存层29注入电荷而进行控制。
[0062]在导电膜31的上端形成作为位线BL发挥功能的配线层32。位线BL连接于读放大器113。
[0063]而且，在井区域20的表面内形成着η.型杂质扩散层33及ρ+型杂质扩散层34。在扩散层33上形成接触插塞35，在接触插塞35上形成作为源极线SL发挥功能的配线层36。另外，在扩散层34上形成接触插塞37，在接触插塞37上形成作为井配线CPWELL发挥功能的配线层38。配线层36及38形成于相比选择栅极线S⑶更上层且相比配线层32更下层的层。
[0064]以上的构成在记载着图4的纸面的厚度方向排列着多个，通过沿厚度方向排列的多个NAND串115的集合形成串单元SU。另外，同一串单元SU内所含的多个作为选择栅极线SGS发挥功能的配线层27是相互共通连接。即，在邻接的NAND串118间的井区域20上也形成栅极绝缘膜30，与扩散层33邻接的半导体层27及栅极绝缘膜30形成至扩散层33附近。
[0065]因此，于将选择晶体管ST2设为接通状态时，该选择晶体管ST2的通道将存储单元晶体管MTO与扩散层33电性连接。另外，通过对井配线CPWELL施加电压，可对导电膜31赋予电位。
[0066]此外，关于存储单元阵列111的构成，也可以为其他构成。即，关于存储单元阵列111的构成，例如记载于“三维积层非易失性半导体存储器”的2009年3月19日提出申请的美国专利申请案12/407，403号。另外，记载于“三维积层非易失性半导体存储器”的2009年3月18日提出申请的美国专利申请案12/406，524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日提出申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”的2009年3月23日提出申请的美国专利申请案12/532，030号。这些专利申请案的整体通过参照而弓I用于本案说明书中。
[0067]1.1.2.3关于最迟串寄存器122
[0068]接下来，对所述最迟串寄存器122的构成的详情进行说明。图5及图6表示最迟串寄存器122的一部分。最迟串寄存器122在每个平面PB包含图5及图6的构成的组。
[0069]如图5所示，最迟串寄存器122包含4个寄存器单元RO?R3。寄存器单元R的个数是与I个区块BLK中的串单元SU的数量一致。以下的说明是关于I个区块BLK包含4个串单兀的不例，因此列举最迟串寄存器122中的4个寄存器单兀RO?R3进行说明。各寄存器单元RO?R3包含多个寄存器元件，保持多比特的信息。而且，具有以下构成。
[0070]S卩，AND栅极ADl 是从定序器 121 获取信号{STR_PB[1:0],0EC[5:0]}。信号{STR_PB [1:0]，0EC[5:0]}在比特STR_PB[1:0]中表示串地址，在比特0EC[5:0]}中表示循环次数。循环次数是指抹除时重复进行的处理的重复次数。各循环包含对关联元件施加用于抹除的电压与抹除验证的设定。即，在各循环中，定序器121首先对源极线SL、位线BL、选择栅极线SGD及SGS、以及字线WL施加用于抹除的各种电压。继而，在各循环中，定序器121进行抹除验证。抹除验证包含针对每个串单元SU判断抹除是否完成。定序器121是在抹除期间随机输出通过比特STR_PB{1:0]表示串地址且通过比特0EC[5:0]}表示当前的循环次数的信号{STR_PB[1:0], 0EC[5:0]}。
[0071]另外,AND栅极 ADl 获取信号 evfy_pass_delay6。信号 evfy_pass_delay6 是使信号evfy_pass延迟的信号。信号evfy_pass是每次成为抹除对象的串单元SU通过抹除验证时定序器121输出的信号。而且，在最迟串寄存器的未图示的区域，通过利用延迟电路等使信号evfy_pass延迟而产生信号evfy_pass_delay6。此外，下述信号evfy_pass_delay2是使时脉CLK延迟2周期的信号，信号eVfy_paSS_delay4是进一步使时脉CLK延迟2周期的信号(即，使evfy_pass的CLK延迟4周期的信号)，信号evfy_pass_delay6是进一步使时脉CLK延迟2周期的信号(S卩，使eVfy_paSS的CLK延迟6周期的信号)。AND栅极ADl是在信号evfy_paSS_delay6为高位准的期间输出信号{STR_PB[1:0],0EC[5:0]}。信号{STR_PB[1:0], OEC[5:0]}被供给至寄存器单元R0。寄存器单元RO是以时脉信号CLK的上升锁存信号{STR_PB[1:0], OEC[5:0]}。另外，寄存器单元RO将锁存的数据作为信号LAST_STR_info[7:0]输出。另外，信号LAST_STR_info [7:0]被供给至寄存器单元RO的输入。因此，当利用寄存器单元RO锁存后，无论AND栅极ADl的输出如何，均对寄存器单元RO的输入持续供给寄存器单元RO的输出。时脉信号CLK例如是通过周边电路120中的时脉信号产生电路而产生。
[0072]另外，信号LAST_STR_info [7:0]也被供给至AND栅极AD2。另外，AND栅极AD2获取所述信号evfy_pass_delay4。AND栅极AD2是在信号evfy_pass_delay4为高位准的期间输出信号LAST_STR_info[7:0]。信号LAST_STR_info [7:0]被供给至寄存器单元Rl。寄存器单元Rl是以时脉信号CLK的上升锁存信号LAST_STR_info[7:0]。另外，寄存器单元Rl将锁存的数据作为信号2ND_LAST_STR_info[7:0]输出。另外，信号2ND_LAST_STR_info [7:0]被供给至寄存器单元Rl的输入。因此，当利用寄存器单元Rl锁存后，无论AND栅极AD2的输出如何，均对寄存器单元Rl的输入持续供给寄存器单元Rl的输出。
[0073]另外，信号2ND_LAST_STR_info [7:0]也被供给至AND栅极AD3。另外，AND栅极AD3获取所述信号evfy_pass_delay2。AND栅极AD3是在信号evfy_pass_delay2为高位准的期间输出信号2ND_AST_STR_info[7:0]。信号2ND_LAST_STR_info[7:0]被供给至寄存器单元R2。寄存器单元R2是以时脉信号CLK的上升锁存信号2ND_LAST_STR_info[7:0]。另外，寄存器单元R2将锁存的数据作为信号3RD_LAST_STR_info[7:0]输出。另外，信号3RD_LAST_STR_info[7:0]被供给至寄存器单元R2的输入。因此，当利用寄存器单元R2锁存后，无论AND栅极AD3的输出如何，均对寄存器单元R2的输入持续供给寄存器单元R2的输出。
[0074]另外，信号3RD_LAST_STR_info [7:0]也被供给至AND栅极AD4。另外，AND栅极AD4获取所述信号evfy_pass。AND栅极AD4是在信号evfy_pass为高位准的期间输出信号3RD_AST_STR_info [7:0]。信号 3RD_LAST_STR_info [7:0]被供给至寄存器单元 R3。寄存器单元R3是以时脉信号CLK的上升锁存信号3RD_LAST_STR_info[7:0]。另外，寄存器单元R3将锁存的数据作为信号4TH_LAST_STR_info[7:0]输出。另外，信号4TH_LAST_STR_info [7:0]被供给至寄存器单元R3的输入。因此，当利用寄存器单元R3锁存后，无论AND栅极AD4的输出如何，均对寄存器单元R3的输入持续供给寄存器单元R3的输出。
[0075]通过所述构成，如果信号eVfy_paSS被确证(本例中为“H”位准)，则寄存器单元R2的数据被复制至寄存器单元R3中。而且，在该2时脉后，寄存器单元Rl的数据被复制至寄存器单元R2中。在该时间点，原本保持于寄存器单元R2中的数据被保存于寄存器单元R3中。
[0076]在该2时脉后，寄存器单元RO的数据被复制至寄存器单元Rl中，在该2时脉后，在该时间点通过抹除验证的信息{STR_PB[1:0],0EC[5:0]}被设定于寄存器单元RO中。
[0077]接下来，参照图6说明最迟串寄存器122的其他部分。如图6所示，最迟串寄存器 122 包含选择器 S。选择器 S 获取信号 LAST_STR_info [7:0]、2ND_LAST_STR_info [7:O]、3RD_LAST_STR_info [7:0]、及 4TH_LAST_STR_info [7:0]。另外，选择器 S 获取控制信号Sel0控制信号Sel包含寄存器地址及平面地址。寄存器地址及平面地址是在从控制器200获取的