抹除次数小于等于阈值N3时，在n3的自然数倍的次数的抹除时推断出最新的最迟串，在抹除次数小于等于阈值N4时，在n4的自然数倍的次数的抹除时推断出最新的最迟串。以下，也可以同样地定义N5、N6…、及n5、n6…。
[0128]在步骤S18中，存储器控制器200是参照关于抹除对象区块的抹除计数器Era_counter及取样计数器Sampling_counter,判断是否满足推断出最新的最迟串信息的条件。在不满足的情况下(步骤S18，否)，存储器控制器200对NAND型闪速存储器指示包含仅对最迟串进行抹除验证的情况的抹除的执行。即，存储器控制器200是将指示抹除对象的区块的抹除且指定最迟串单元地址作为抹除验证对象的抹除指令发送至NAND型闪速存储器100。
[0129]获取该抹除指令的NAND型闪速存储器100 —面对被指定的串(最迟串)进行抹除验证，一面重复用于抹除的循环。如果最迟串通过抹除验证，则NAND型闪速存储器200结束抹除，并将抹除成功的状态发送至存储器控制器200。另外，存储器控制器200将关于抹除对象区块的抹除计数器Era_counter递增I,将取样计数器Sampling_counter重设为O0
[0130]另一方面，在满足推断出最新的最迟串信息的条件的情况下(步骤S18，是)，存储器控制器200将最迟串取得指示指令与抹除指令一并发行至存储装置。例如，在总抹除次数Era_counter大于等于O且小于NI的情况下,在Sampling_counter为nl的倍数时满足条件。另外，在总抹除次数Era_counter大于等于NI且小于N2的情况下,在Sampling_counter为n2的倍数时满足条件。该最迟串取得指示指令是将除包含坏串的坏串以外的串作为对象而进行指示。
[0131]接收到该指令的NAND型闪速存储器100进行抹除，并且取得最新的最迟串信息(步骤S20)。该最迟串信息是通过状态读取指令而被发送至存储器控制器200。另外，存储器控制器200将关于抹除对象区块的抹除计数器Era_COunter递增1，将取样计数器Sampling_counter 重设为 O。
[0132]2.3关于指令顺序
[0133]使用图13对使用所述最迟串取得模式的指令顺序进行说明。
[0134]像图示那样，在由先前的NAND接口定义的抹除指令顺序之前，存储器控制器200发行指令xxh及地址。地址例如为8比特信号，在I区块包含4个串单元的情况下，地址信号的各比特是指以下内容。
[0135][O]:与SUO对应，“I”设为抹除验证对象，“O”不设为抹除验证对象。
[0136][I] ??与SUl对应，“I”设为抹除验证对象，“O”不设为抹除验证对象。
[0137][2] ??与SU2对应，“I”设为抹除验证对象，“O”不设为抹除验证对象。
[0138][3] ??与SU3对应，“I”设为抹除验证对象，“O”不设为抹除验证对象。
[0139][6:4]:无特别指定
[0140][7]:与最迟串取得模式的有效/无效对应，“I”是将最迟串取得模式设为有效，“O”是设为无效。
[0141]例如，在某区块BLK中，假定将串单元SU3作为坏串登录。
[0142]在最初的抹除动作中，例如发行“87h”作为指令，使用最迟取得模式进行将串单元SU0、SU1、及SU2设为抹除验证对象的抹除动作(步骤S12)。由此，存储器控制器200可获得最迟串彳目息。
[0143]之后，例如发行“02h”作为指令，将最迟取得模式设为禁止，进行仅将串单元SUl作为抹除验证对象的抹除动作(步骤S19)。例如，在NI = 1000次的情况下，进行相同的抹除动作直至进行1000次抹除动作为止。
[0144]另外，例如在第800次抹除之前，在串单元SUl成为坏串的情况下(例如，如果对串单元SUl的某页面进行写入则编程失效)，例如发行“85h”作为指令，使用最迟取得模式进行将串单元SUO及SU2作为抹除验证对象的抹除动作(步骤S14)。由此，存储器控制器200可获得最新的彳目息。
[0145]2.4本实施方式的效果
[0146]如果为本实施方式的构成，则定期地复查最迟串，并且随着抹除次数增加且劣化显者，而提闻复查频度。因此，使最迟串彳目息的精度提闻，可提闻NAND型闪速存储器100的动作可靠性。
[0147]另外，存在后发性地产生无法抹除的串单元SU的情况。于是，如果将该串单元SU设为不在抹除验证对象之内，则原本应为坏串的串单元SU始终对使用者开放。S卩，对无法抹除的串单元SU的页面进行写入，因此成为误写入的原因(在无法写入的情况下编程失效而可检测到不良，但在此情况下，成为对已写入的页面的追加写入，因此编程不会失效，而无法检测到不良)。
[0148]然而，如果为本实施方式，则定期地对所有串单元SU(已判断为坏串的SU除外)进行抹除验证。因此，也可以应对如上所述的问题。
[0149]3.变化例等
[0150]如上所述，实施方式的半导体存储装置100包括:多个串单元SU，是积层着多个存储单元的NAND串的集合；区块BLK，包含多个串单元SU，且成为数据的抹除单位；及寄存器122，当抹除数据时，针对每个串单元SU保持抹除特性信息。寄存器122可将抹除特性信息输出至存储器控制器200。
[0151]通过本构成，可将最迟串适当输出至存储器控制器。由此，可使成为抹除验证对象的串单元数为最小限度，可使抹除动作高速化，提高NAND型闪速存储器的动作性能。
[0152]此外，在所述第2实施方式中，以对抹除次数进行计数，并基于所述谋求最迟串的复查的情况为例进行说明。然而，也可以不仅复查抹除次数，也一并复查写入次数，或者也可以为仅考虑写入次数而非抹除次数的情况。
[0153]而且，所述实施方式并不限于NAND型闪速存储器，可应用于半导体存储装置整体。
[0154]此外，各实施方式并不限定于所述，在实施阶段中，可在不脱离发明的主旨的范围内进行各种变化。而且，在所述实施方式中包含各种阶段，可通过揭示的多个构成要件中的适当组合而抽选各种实施方式。例如，即便从所述各实施方式中所示的总构成要件去除一些构成要件，也可以抽选去除该构成要件后的构成作为实施方式。
[0155][符号的说明]
[0156]I 存储器系统
[0157]100 NAND型闪速存储器
[0158]110核心部
[0159]111存储单元阵列
[0160]112列解码器
[0161]113读放大器
[0162]114源极线驱动器
[0163]115 NAND 串
[0164]116定序器
[0165]117寄存器
[0166]118 NAND 串
[0167]200控制器
[0168]210 主机接口
[0169]220内建存储器
[0170]230 CPU
[0171]240缓冲存储器
[0172]250 NAND 接口
[0173]260 ECC 电路。
【主权项】
1.一种半导体存储装置，其特征在于包括: 多个串单元，其是积层多个存储单元而成并且是NAND串的集合； 区块，其包含多个所述串单元，成为数据的抹除单位；以及 寄存器，其针对所述每个串单元保持抹除特性信息；并且 所述寄存器可将所述抹除特性信息输出至存储器控制器。2.根据权利要求1所述的半导体存储装置，其特征在于: 所述寄存器包括串联连接的多个锁存电路，且每次所述串单元中的任一个通过抹除验证时，表示该通过的串单元的信息与通过时的抹除循环次数被取入至所述锁存电路。3.根据权利要求2所述的半导体存储装置，其特征在于: 所述寄存器是响应从所述存储器控制器接收的指令及地址，而将对应的任一所述锁存电路内的数据输出至所述存储器控制器。4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于: 当从所述存储器控制器接收到第I指令时，将所述区块内的所有串单元设为抹除验证对象， 当从所述存储器控制器接收到第2指令时，仅将所述区块内的任一串单元设为抹除验证对象。5.根据权利要求4所述的半导体存储装置，其特征在于: 当发行所述第I指令时，将无法使用的NAND串从所述抹除验证对象去除。6.—种存储器控制器,其特征在于: 其是控制能够以区块单位进行抹除的半导体存储装置，该区块单位包含多个串单元，所述多个串单元积层多个存储单元而成并且是NAND串的集合，且该存储器控制器包括: 控制部，其可发行用于从所述半导体存储装置读出所述串单元单位的抹除特性信息的指令；以及 存储部，其针对所述每个串单元可保持所述抹除特性信息。7.根据权利要求6所述的存储器控制器，其特征在于: 所述抹除特性信息包含表示通过抹除验证的串单元的信息及该串单元通过时的抹除循环次数。8.根据权利要求6或7所述的存储器控制器，其特征在于: 所述存储器控制器是通过发行第I指令而将所述区块内的所有串单元设为抹除验证对象， 通过发行第2指令，而基于所述抹除特性信息，仅将所述区块内的任一串单元设为抹除验证对象。9.根据权利要求8所述的存储器控制器，其特征在于: 所述控制部是定期地复查通过所述第2指令设为抹除验证对象的串单元。10.根据权利要求9所述的存储器控制器，其特征在于: 所述控制部是随着所述区块的抹除次数增加，而提高复查设为所述抹除验证对象的串单元的频度。
【专利摘要】本发明提供一种可提高动作性能的半导体存储装置及存储器控制器。实施方式的半导体存储装置(100)包括：多个串单元SU，其是积层多个存储单元而成并且是NAND串的集合；区块BLK，其包含多个串单元SU，成为数据的抹除单位；以及寄存器(122)，其针对每个串单元SU保持抹除特性信息。寄存器(122)可将抹除特性信息输出至存储器控制器(200)。
【IPC分类】G11C16/14, G11C16/26, G11C16/06
【公开号】CN104934060
【申请号】CN201410454147
【发明人】白川政信
【申请人】株式会社东芝
【公开日】2015年9月23日
【申请日】2014年9月5日
【公告号】US20150262699