间接通架构的情况下，处理器具有对RAM中的状态信息的直接存取权而不必将状态信息加载到RAM中。非易失性存储器(例如第一存储器单元106和第二存储器单元112)使得能够将存储器装置101断电而不会丢失所存储的状态信息。将具有瞬间接通架构的存储器装置101通电使处理器能够存取所存储的状态信息而不必从充当非易失性存储器的外部装置加载状态信息，因此减少利用处理器和存储器装置101的系统的启动时间。
[0028]参看图2，其说明一系统的特定实施例的图且将其大体上标示为200，所述系统具有包含可通过多个端口存取的电阻性存储器元件的单元。系统200包含:耦合到解码器202的存储器单元206 ;以及端口数据选择器230。存储器单元206可为图1的多个存储器单元104中的一者(例如，第一存储器单元106或第二存储器单元112)且端口数据选择器230可为图1的端口数据选择器130。
[0029]存储器单元206包含电阻性存储器元件210。举例来说，存储器单元206可为电阻性存储器，例如MRAM或STT-MRAM。存储器单元206的电阻性存储器元件210可为可通过多个端口存取的。多个端口使多个代理能够存取同一电阻性存储器元件(例如，电阻性存储器元件210)。举例来说，数据值可经由第一端口 211而存储于电阻性存储器元件210处且可经由第二端口 213而存储于电阻性存储器元件210处。
[0030]在一特定实施例中，解码器202经配置以经由字线(例如第一字线242和第二字线244)提供控制信号(例如，图1的第一控制信号160或第二控制信号161)，以启用对来自存储器单元206的数据的读取和写入。解码器202可经配置以接收被引导到存储器单元206的特定端口的输入地址。举例来说，输入地址可为被引导到存储器单元206的第二端口213的wp2_address信号240。作为另一实例，输入地址可为被引导到存储器单元206的第一端口 211 的 wpl_address 信号 241。
[0031]在一特定实施例中，解码器202包含经配置以基于对应于输入地址的端口来处理输入地址的电路。举例来说，可由解码器202接收对应于第二端口 213的wP2_address信号240。可在親合到P2解码器258的P2地址触发器(address flop) 252处接收wp2_address信号240。在一特定实施例中，P2解码器258为经配置以响应于从P2地址触发器252接收到作为输入的两个高信号而输出高信号的“与”门。P2解码器258可经配置以在字线(例如，第二字线244)上输出所述高信号。
[0032]作为另一实例，解码器202可接收对应于第一端口 211的wpl_address信号241。可在耦合到Pl解码器260的Pl地址触发器256处接收wpl_address信号241。在一特定实施例中，Pl解码器260为经配置以响应于从Pl地址触发器256接收到作为输入的两个高信号而输出高信号的“与”门。Pl解码器260可经配置以在字线(例如，第一字线242)上输出信号。
[0033]在一特定实施例中，端口数据选择器230经配置以接收读取/写入(r/w)控制信号236。r/w控制信号236可指示存储器单元206将在特定端口上执行读取操作还是写入操作。举例来说，r/w控制信号236可指示将在存储器单元206的第一端口 211上执行读取操作。作为另一实例，r/w控制信号236可指示将在存储器单元206的第二端口 213上执行写入操作。端口数据选择器230可经配置以接收输入数据以用于在写入操作期间经由存储器单元206的端口来写入数据。在一特定实施例中，输入数据还指示待存储的值。举例来说，输入数据可为指示将使用第一端口 211来写入表示逻辑值I的数据值的wData_Pl信号238。作为另一实例，输入数据可为指示将使用第二端口 213来写入表示逻辑值O的数据值的wData_P2信号239。
[0034]在一特定实施例中，端口数据选择器230包含经配置以处理读取/写入控制信号236且在写入操作期间处理输入数据(例如，wData_Pl信号238和wData_P2信号239)的电路。端口数据选择器230的电路可包含位线(BL)多路复用器290、感测线(SL)多路复用器291、BL写入电压多路复用器293和SL写入电压多路复用器294。尽管图2为易于解释而描绘用于处理存储器单元206的第一端口 211的电路，但端口数据选择器230包含用于存储器单元206的每一端口的对应的BL多路复用器、SL多路复用器、BL写入电压多路复用器和SL写入电压多路复用器。
[0035]BL多路复用器290与SL多路复用器291两者可经配置以接收读取/写入控制信号236。读取/写入控制信号236可确定BL多路复用器290和SL多路复用器291将用于读取操作中还是写入操作中。BL多路复用器290的输出连接到对应于第一端口 211的位线(例如，第一位线270)，且SL多路复用器291的输出连接到对应于第一端口 211的感测线(例如，第一感测线276)。
[0036]响应于接收到指示读取操作的读取/写入控制信号236，BL多路复用器290可经配置以在第一位线270上输出.2V的电压且SL多路复用器291可经配置以在第一感测线276上输出OV的电压(例如，第一感测线276可耦合到接地)。响应于指示写入操作的读取/写入控制信号236，BL多路复用器290可经配置以基于BL写入电压多路复用器293而将电压输出到第一位线270。在一特定实施例中，BL写入电压多路复用器293的输出是基于端口数据选择器230的输入数据。举例来说，wData_Pl信号238可指示逻辑“I”数据值将经由第一端口 211而存储于存储器单元206中。在此状况下，BL写入电压多路复用器293可经配置以将1.2V输出到BL多路复用器290且SL写入电压多路复用器294可经配置以将OV输出到SL多路复用器291。在一特定实施例中，第一位线270上的1.2V输出和第一感测线276上的OV输出导致逻辑“I”值的表示被存储于存储器单元206的电阻性元件210中。
[0037]或者，wData_Pl信号238可指示逻辑“O”数据值将经由第一端口 211而存储于存储器单元206中。在此状况下，BL写入电压多路复用器293可经配置以将OV输出到BL多路复用器290且SL写入电压多路复用器294可经配置以将1.2V输出到SL多路复用器291。在一特定实施例中，第一位线270上的OV输出和第一感测线276上的1.2V输出导致逻辑“O”值的表示被存储于存储器单元206的电阻性元件210中。
[0038]在一特定实施例中，存储器单元206可包含经配置以存储第一数据表示的电阻性元件210。存储器单元206可经配置以使得能够从电阻性元件210读取第一数据表示。
[0039]在一特定实施例中，存储器单元206包含用以存储和读取存储于电阻性元件210中的数据的电路。存储器单元206可包含控制对电阻性元件210的存取的存取晶体管。存取晶体管可为(例如)双极晶体管或场效应晶体管且可配置为η型或P型。电阻性元件210可经由第一端口 211或第二端口 213来存取。由第一组存取晶体管298控制经由第一端口 211对电阻性元件210的存取。第一组存取晶体管298包含BL_P1存取晶体管280和SL_P1存取晶体管282。由第二组存取晶体管299控制经由第二端口 213对电阻性元件210的存取。第二组存取晶体管299包含BL_P2存取晶体管281和SL_P2存取晶体管283。
[0040]存储器单元206的存取晶体管280到283连接到来自解码器202的字线(例如，第一字线242和第二字线244)、位线(例如，第一位线270和第二位线272)和感测线(例如，第二感测线274和第一感测线276)。举例来说，BL_P1存取晶体管280可从第一字线242和第一位线270接收信号。在一特定实施例中，BL_P1存取晶体管280可为包含源极、栅极和漏极的η型JFET。在此状况下，BL_P1存取晶体管280可在栅极处从第一字线242接收信号且在源极处从第一位线270接收信号。BL_P1_T0存取晶体管280的漏极可连接到电阻性元件210。
[0041 ] 在一特定实施例中，SL_P1存取晶体管282的源极连接到电阻性元件210，栅极连接到第一字线242，且漏极连接到第一感测线276。^^_?2存取晶体管281的源极连接到第二位线272，栅极连接到第二字线244，且漏极连接到电阻性元件210。SL_P2存取晶体管283的源极连接到电阻性元件210，栅极连接到第二字线244且漏极连接到第二感测线274。
[0042]在一特定实施例中，存取晶体管280到283控制对存储器单元206的电阻性元件210的存取。举例来说，通过接通BL_P1存取晶体管280与SL_P1存取晶体管282两者来启用经由第一端口 211对电阻性元件210的存取。BL_P1存取晶体管280经配置以通过经由第一字线242从解码器202接收信号而被接通。SL_P1存取晶体管282经配置以通过经由第一字线242接收信号而被接通。接通BL_P1存取晶体管280和SL_P1存取晶体管282可使电流能够经由存储器单元206的第一端口 211从第一位线270流过电阻性元件210，流到第一感测线276。
[0043]作为另一实例，通过接通BL_P2存取晶体管281和SL_P2存取晶体管283来启用经由第二端口 213对电阻性元件210的存取。BL_P2存取晶体管281经配置以通过经由第二字线244从解码器202接收信号而被接通。SL_P2存取晶体管283经配置以通过经由第二字线244接收信号而被接通。接通BL_P2存取晶体管281和SL_P2存取晶体管283可使电流能够经由存储器单元206的第二端口 213从第二位线272流过电阻性元件210，流到第二感测线274。
[0044]在写入操作期间，解码器202可响应于接收到输入地址而产生输出信号。所述输出信号可基于由输入地址指示的特定端口而被引导到特定字线。举例来说，解码器202可在Pl地址触发器256处接收指示第一端口 211的wpl_address信号241。
[0045]在一特定实施例中，Pl地址触发器256的输出在Pl解码器260处产生输出。响应于从Pl地址触发器256的输出接收到高信号，Pl解码器260可在第一字线242上产生高信号。可由BL_P1存取