及Off (电阻增大)写入的次数设定为通常彼此近似相等的状态而避免氧分布偏移，由此提高可变电阻元件的长期可靠性。
[0047]〈可变电阻元件〉
[0048]首先参考附图1对有关根据本实施例1的双极型ReRAM中使用的可变电阻元件进行说明。图1是示出这种可变电阻元件的结构的一个示例。
[0049]在可变电阻元件VR中，可变电阻层VRL被金属层Ml和金属层M2夹着。金属层Ml以及金属层M2分别形成第一电极和第二电极。可变电阻层VRL分别基于金属层Ml通过将正电压施加至金属层M2可改变为低阻(On)状态，且基于金属层M2通过将正电压施加至金属层Ml可改变为高阻(OfT)状态。通过使On和OfT状态分别对应于O和I或I和O来存储I位信息。
[0050]可变电阻层VRL例如由金属氧化物形成(例如氧化钽，氧化钛，氧化锆或氧化铪)。在这种情况下，可变电阻层VRL可以是单层膜或层叠膜。当可变电阻层VRL是叠层时，可变电阻层VRL例如是其中元素种类的组合彼此不同的叠层。或者，可变电阻层VRL例如可以是其中元素种类组合彼此相同的层叠膜。在这种情况下，层叠膜的相应层在氧组分比上彼此不同。顺便提及，可变电阻层VRL的厚度例如大于或等于1.5nm且小于或等于30nm。金属层Ml例如由钌、氮化钛、钽、氮化钽、钨、钯或铂形成。金属层M2例如由钌、氮化钛、钽、氮化钽、钨、钯或铂形成。
[0051 ]〈存储单元〉
[0052]将参考图2说明包括上述可变电阻元件VR的存储单元。图2是示出存储单元的构造的一个示例的示意图。
[0053]可通过组合图1中所示的可变电阻元件VR以及MOS晶体管TR来构造存储单元MC。MOS晶体管TR是控制是否将位线BL和板线PL之间的电势差施加至可变电阻元件VR或断开电势差的选择晶体管。可变电阻元件VR的一端分别耦合至板线PL，且其另一端通过MOS晶体管TR耦合至位线BL。而且，MOS晶体管TR的栅极耦合至字线WL。施加至可变电阻元件VR的电压的极性可根据是否将位线BL的电势和板线PL的电势中的一个设定为高于另一个的电势而进行切换。虽然没有对金属层Ml和金属层M2中的那一个耦合至板线PL进行特别限定，但是下文说明将假设金属层M2耦合至板线PL。而且，虽然MOS晶体管TR不限于N沟道型或P沟道型，但是下文说明将假设MOS晶体管TR是N沟道型，其中通过将正电压施加至其栅极而使源和漏导电。顺便提及，在P沟道型的情况下，通过将负电压施加至其栅极而使其源和漏彼此导电。
[0054]〈存储单元阵列〉
[0055]将参考图3说明其中设置了上述存储单元MC的存储单元阵列。图3是示出存储单元阵列的构造的一个示例的示意图。
[0056]通过将各在图2中所示的存储单元MC以如图3中所示的矩阵形式排列而构造存储单元阵列MCA。在图3中，各个四边形都对应于图2中所示的存储单元MC。虽然图3示出具有16位存储能力的存储单元阵列MCA(4行\4列，存储单元]\10)0至]\10)3、]\?:10至]\?:13、]\?:20至]\?:23以及MC30至MC33)，但是如果阵列增加行和列，则可适当实现更大容量。
[0057]存储单元阵列MCA中的存储单元MCOO至MC03、MC10至MC13、MC20至MC23以及MC30至MC33分别耦合至字线WLO至WL3、位线BLO至BL3以及板线PLO至PL3之间的交点。例如，存储单元MCOO耦合至字线WL0，位线BLO以及板线PLO之间的交点。除了存储单元MCOO之外的另外的存储单元MCOl至MC03、MC10至MC13、MC20至MC23以及MC30至MC33也分别以相同方式耦合至字线，位线和板线之间的交点。
[0058]在存储单元阵列MCA中，所有板线PLO至PL3、位线BO至BL3以及字线WLO至WL3耦合至提供在阵列外周部分处的控制电路。例如，分别地，位线BLO至BL3耦合至阵列上方的位线控制电路BLCTL，板线PLO至PL3耦合至阵列下方的板线控制电路PLCTL，且字线WLO至WL3耦合至阵列左手边的字线控制电路WLCTL。控制电路通过将电压适当地施加至板线，位线以及字线以由此使期望的存储单元进入高阻状态或低阻状态而执行写入，或者通过检测流过位线或板线的电流以由此确定期望的存储单元是高电阻还是低电阻而执行读取。
[0059]例如，在由虚线围绕的存储单元MCll进入On状态而写入的情况下，板线PLl以及字线WLl分别设定至高电势，且所有位线BLO至BL3以及除板线PLl以及字线WLl之外的板线PL0，PL2以及PL3以及字线WL0，WL2以及WL3分别设定至零电势。在由虚线围绕的存储单元MCll进入Off状态而写入的情况下，位线BLl和字线WLl分别设定至高电势，且所有板线PLO至PL3，以及除了位线BLl和字线WLl之外的位线BL0、BL2和BL3和字线WL0、WL2和WL3分别设定为零电势。此外，为了执行与由虚线围绕的存储单元MCll是处于On还是Off状态有关的读取，如下执行:字线WLl设定为高电势。所有其它的位线BLO至BL3，以及除了板线PLl和字线WLl之外的板线PL0、PL2和PL3以及字线WL0、WL2和WL3分别设定为零电势。足够低于写入时的电压可施加至板线PLl以检测流过板线PLl或位线BLl的电流。
[0060]在上述操作中，在耦合至除字线WLl之外的字线的存储单元中的晶体管进入非导电状态，因此没有电压施加至可变电阻元件。此外，在没有耦合至位线BLl以及板线PLl的存储单元中，没有电压施加至可变电阻元件，因为位线BL0、BL2和BL3以及板线PL0、PL2和PL3变成相同电势。因此，仅由虚线围绕的存储单元MCll被写入和读取。除存储单元MCll之外的其他存储单元MCOO至MC03，MClO、MC12、MC13、MC20至MC23以及MC30至MC33也类似于上述地进行写入或读取。
[0061 ]〈写入操作、读取操作、检验操作〉
[0062]将参考图4至7说明用于上述存储单元MC的写入操作、读取操作以及检验操作。
[0063]ReRAM具有可变电阻元件VR的阻值在写入的执行之后每次波动的特性。因此，即使在固定条件下执行写入，写入也会以某一概率失败。即，存在这样的情况，其中即使是试图以On进行写入，但是阻值也不能充分增小，或即使是试图以Off进行写入，但是阻值也不能充分增大。即使在这种情况下，检验操作可执行为在没有失败的情况下执行写入。
[0064]图4是示出包括通常的检验操作(即使在本实施例中也适用)的写入操作的流程的一个示例的流程图。首先，在开始写入操作(步骤S10)之后的步骤Sll中，对某一存储单元执行On或Off写入。随后，在步骤S12中，检查写入是否通过执行存储单元的读取而适当执行。如果发现写入不能适当实现，则确定需要重写(步骤S13—是)。再次从步骤S13参考步骤Sll，再次执行相同的写入。如果发现写入能适当实现(步骤S13—否)，则结束写入操作(步骤S14)。顺便提及，为了防止陷入死循环，通常为步骤S13中执行的是的确定的次数设置上限。
[0065]希望在对期望的存储单元执行写入时，预先执行存储单元的读取，且仅在其读取的状态反转时执行写入。例如，当希望启动某一存储单元时，如果存储单元目前为Off则执行On的写入，且如果存储单元目前为On则不执行。这是因为对处于On状态的可变电阻元件VR的重新写入On或对处于Off状态的可变电阻元件VR的重新写入Off会致使可靠性退化。当这种方法和上述检验组合在一起时写入操作的流程示于图5中。
[0066]S卩，图5是示出在确定是否预先执行写入之后执行包括检验操作的写入操作的流程的一个示例的流程图。在图5的示例中，在开始写入操作(步骤S20)之后在步骤S21中预先执行期望的存储单元的读取。随后在步骤S22中，确定是否需要用于反转对应的存储单元的状态的写入。如果确定需要这种写入(步骤S22—是)，则以与图4类似的方式在步骤S23至S25中对期望的存储单元执行写入。如果确定不需要写入(步骤S22—否)，则结束写入操作(步骤S26)。
[0067]图6是示出包括常规检验操作的写入操作的波形的一个示例的示意图。图6示出当图4的上述操作或图5中的步骤S23之后的操作执行时，所选存储单元的板线PL和位线BL之间施加的电压中的时间变化。但是，各个可变电阻元件VR的位线BL—侧上的端设定为零基准。图6A示出执行On写入，且图6B示出执行Off写入。写入#1对应于第一写入和检验读取，且写入#2对应于下一写入和检验读取。在其间施加On电势，Off电势以及读取电势的至少部分周期期间，正电势施加至所选存储单元的字线WL，且存储单元的晶体管必须设定为On状态。因此，持续在其间电压施加至位线BL和板线PL之间以及电压施加至字线WL的周期的脉冲波形电压(On脉冲、Off脉冲、读取脉冲)被施加至所选存储单元的可变电阻元件VR，由此执行写入或读取。
[0068]顺便提及，这些脉冲的电压不需