数。更详细的细节如下:
[0114](21)通过将属于重写操作的复位操作施加至某一位的存储单元且将重写操作或正常写入操作施加至另一位的存储单元，同时保持字线WL的电势恒定，可并行执行有效写入操作。还能通过减少字线WL的电压切换次数改善功耗和操作速度。
[0115][实施例4]
[0116]将使用图18说明根据本实施例4的半导体存储装置。图18是示出半导体存储装置的构造的一个示例的示意图。
[0117]根据本实施例4的半导体存储装置具有多个存储单元阵列MCAl和MCA2，分别控制存储单元阵列MCAl和MCA2的多个控制电路CTLl和CTL2，以及控制控制电路CTLl和CTL2的存储控制器MCTL。虽然在图18中，存储单元阵列和控制电路分别示出为两个，但是它们可有增多的数量或可以相反地为一个。存储单元阵列MCAl和MCA2分别通过上述图3和8中所示的矩阵形式排列存储单元而加以构造。如上述图3中所示，控制电路CTLl和CTL2分别控制施加至存储单元阵列外周部的板线，位线以及字线的电压。存储控制器MCTL例如通过微程序操作并执行半导体存储装置的整体控制。
[0118]虽然实施例1已经说明了其中存储单元中的所有板线，位线和字线耦合至阵列的外周部的控制电路(板线控制电路PLCTL，位线控制电路BLCTL，字线控制电路WLCTL)的示例，但是如图18中所示的构造也是可能的。例如，为了有效实现已经在各个实施例2和3中说明的多位的组中的写入操作，半导体存储装置可安装有通过如图18中所示的微程序操作的存储控制器MCTL。此外，半导体存储装置不仅安装有一个存储单元阵列，而且安装有存储单元阵列MCAl和MCA2以及控制存储单元阵列MCAl和MCA2的控制电路CTLl和CTL2，如图18中所不O
[0119]根据上述本实施例4，可获得类似于各个实施例1至3的有利效果。除此之外，半导体存储装置的操作可有效通过如本实施例4中的安装有存储控制器MCTL而实现。此外，诸如半导体存储装置等中的存储单元阵列以及控制电路的相应部件的数目可根据需要改变。
[0120]虽然已经根据优选实施例具体说明了本发明人提出的本发明，但是本发明不限于上述实施例。毋容质疑的是在不脱离其主旨的范围内可进行各种改变。
[0121]例如，已经详细说明了实施例以易于理解本发明，但是无需限于具备上述所有构造的实施例。而且，某一实施例的部分构造可由另一实施例的构造替代。此外，另一实施例的构造也可加入到某一实施例的构造。而且，可对各个实施例的部分构造进行其他构造的添加，删除以及替代。
【主权项】
1.一种半导体存储装置，包括: 使用可变电阻元件的至少一个存储单元；以及 控制向所述存储单元写入和从所述存储单元读取的控制电路， 所述半导体存储装置通过所述控制电路使得以下操作得以执行: 用于将第一极性的第一电压施加至所述存储单元的第一写入操作， 用于将与所述第一极性相反的第二极性的第二电压施加至所述存储单元的第二写入操作，以及 当所述第一写入操作失败时，用于进一步执行第二 A写入操作和第一 A写入操作的重写操作，所述第二 A写入操作用于将所述第二极性的所述第二电压施加至所述存储单元，所述第一 A写入操作用于将所述第一极性的所述第一电压施加至所述存储单元。2.根据权利要求1所述的半导体存储装置， 其中，属于所述重写操作的所述第二A写入操作施加具有与在所述第二写入操作中相同幅值的脉冲。3.根据权利要求1所述的半导体存储装置， 其中，所述存储单元包括多个，并且所述存储单元分别耦合至字线、位线以及板线，并且 其中，在所述位线的每一条和所述板线的每一条之间的电势保持恒定的同时，属于所述重写操作的所述第二 A写入操作被施加至第一位的存储单元，并且所述第二写入操作被施加至第二位的存储单元。4.根据权利要求1所述的半导体存储装置， 其中，所述存储单元包括多个，并且所述存储单元分别耦合至字线、位线以及板线，并且 其中，在所述字线的每一条的电势保持恒定的同时，属于所述重写操作的所述第二A写入操作被施加至第一位的存储单元，并且所述第二写入操作施加至第二位的存储单元。5.根据权利要求1所述的半导体存储装置， 其中，所述重写操作在所述第一写入操作之后读取所述存储单元的数据，并且当作为数据读取的结果所述第一写入操作失败时，执行用于将所述第二极性的所述第二电压施加至所述存储单元的所述第二 A写入操作，并且随后执行用于将所述第一极性的所述第一电压施加至所述存储单元的所述第一 A写入操作。6.根据权利要求5所述的半导体存储装置， 其中，所述重写操作在所述第一A写入操作之后读取所述存储单元的数据，并且作为数据读取的结果，重复直至所述第一 A写入操作成功或者重复预定次数。7.根据权利要求5所述的半导体存储装置， 其中，所述存储单元包括多个，并且 其中，所述重写操作在所述第一写入操作之后集体地读取多位的存储单元的数据，并且当作为数据读取的结果所述第一写入操作失败时，执行用于将所述第二极性的所述第二电压施加至在所述第一写入操作中已经失败的位的存储单元的所述第二A写入操作，并且随后执行用于将所述第一极性的所述第一电压施加至所述位的所述存储单元的所述第一A写入操作。8.根据权利要求7所述的半导体存储装置， 其中，集体地执行用于将所述第二极性的所述第二电压施加至所述失败的位的所述存储单元的所述第二 A写入操作，以及用于所述将所述第二极性的所述第二电压施加至与失败的位不同的位的存储单元的所述第二写入操作。9.根据权利要求1所述的半导体存储装置， 其中，当执行所述第一写入操作或者所述第二写入操作时，预先读取所述存储单元的数据， 其中，当作为数据读取的结果需要执行所述第一写入操作时，在执行所述第二写入操作的状态的情况下进行所述第一写入操作，并且在执行所述第一写入操作的状态的情况下不进行所述第一写入操作，并且 其中，当作为数据读取的结果需要执行所述第二写入操作时，在执行所述第一写入操作的状态的情况下进行所述第二写入操作，并且在执行所述第二写入操作的状态的情况下不进行所述第二写入操作。10.根据权利要求1所述的半导体存储装置， 其中，所述存储单元包括多个，并且所述存储单元分别耦合至字线、位线以及板线，并且 其中，所述板线具有公共地电耦合的一端。11.根据权利要求1所述的半导体存储装置， 其中，所述存储单元包括多个，并且 其中，所述存储单元分别具有所述可变电阻元件以及选择晶体管，所述选择晶体管以施加至所述可变电阻元件的电压的极性在所述可变电阻元件切换至高阻以及切换至低阻的场合变反转的方式来控制。12.根据权利要求1所述的半导体存储装置， 其中，所述存储单元包括多个，并且所述存储单元分别耦合至字线、位线以及板线，并且 其中，当执行向所述存储单元写入和从所述存储单元读取时，所述控制电路包括将电压施加至所述字线的每一条的字线控制电路、将电压施加至所述位线的每一条的位线控制电路、以及将电压施加至所述板线的每一条的板线控制电路。13.根据权利要求1所述的半导体存储装置，所述半导体存储装置具有一个或多个存储单元阵列、控制所述一个或多个存储单元阵列的一个或多个控制电路、以及控制所述一个或多个控制电路并且通过微程序操作的存储控制器，其中，在所述一个或多个存储单元阵列中所述存储单元以矩阵形式布置。14.一种半导体存储装置，包括: 至少一个存储单元；以及 控制向所述存储单元写入和从所述存储单元读取的控制电路， 在用于将第一极性的第一电压施加至所述存储单元的第一写入操作之后，所述控制电路读取所述存储单元的数据，并且当作为数据读取的结果所述第一写入操作失败时，执行用于将与所述第一极性相反的第二极性的第二电压施加至所述存储单元的第二 A写入操作，并且随后执行用于将所述第一极性的所述第一电压施加至所述存储单元的第一A写入操作。15.根据权利要求14所述的半导体存储装置， 其中，所述半导体存储装置是ReRAM，并且 其中，所述存储单元的选择晶体管是双极型。
【专利摘要】一种半导体存储装置，具有使用可变电阻元件的至少一个存储单元，以及控制存储单元的写入和读取的控制电路。通过控制电路实现的操作包括第一写入操作，第二写入操作以及重写操作。第一写入操作是用于将第一极性的第一电压施加至存储单元的写入操作。第二写入操作是用于将与第一极性相反的第二极性的第二电压施加至存储单元的写入操作。重写操作是在第一写入操作失败时，用于进一步执行用于将第二极性的第二电压施加至存储单元的第二A写入操作以及用于将第一极性的第一电压施加至存储单元的第一A写入操作的写入操作。
【IPC分类】G11C16/34, G11C16/06, G11C16/08, G11C16/26, G11C16/24
【公开号】CN105609132
【申请号】CN201510800604
【发明人】竹内洁, 田边昭, 间部谦三
【申请人】瑞萨电子株式会社
【公开日】2016年5月25日
【申请日】2015年11月19日
【公告号】US20160141030