专利名称：交叉堆叠式双芯片封装装置及制造方法
技术领域：
本发明涉及一种半导体封装技术，尤其涉及一种交叉堆叠式双芯片封装装置及制造方法。
多芯片封装技术是用以将二个或二个以上的半导体芯片同时封装在同一个封装单元之中，使得单个封装单元可提供较一般单芯片封装单元更大的操作功能及存储容量。一般的半导体存储装置，例如快擦写内存，即大多采用多芯片封装技术来将二个或二个以上的内存芯片封装在同一个封装单元之中，藉以使得单一个封装单元可提供数倍的存储容量。
相关的专利技术例如包括有美国专利第5,721,452号″ANGULARLY OFFSET STACKED DIE MULTICHIP DEVICE ANDMETHOD OF MANUFACTURE″。此美国专利技术揭示了一种双芯片封装装置，其特点是将二个半导体芯片以呈一角度交叉的堆叠方式安置在引线框架上，藉此而提供一双芯片封装单元。
然而，上述美国专利在实际应用上却有以下缺点。第一项缺点为其须采用支柱(pillars)来支撑双芯片结构中的上层芯片的焊线焊结区域，因此会使得整体的封装过程颇为复杂而增加制造成本。第二项缺点为其双芯片结构中的上层芯片并未安置在芯片座上，因此使得芯片具有不佳的散热效能。第三项缺点为其双芯片结构中的二个芯片是通过黏胶层而黏贴成一体，因此易于使芯片产生脱层现象，使得完成的封装单元具有不佳的品质性及可靠度。
为了克服现有技术的不足，本发明的目的在于提供一种交叉堆叠式双芯片封装装及制造方法，其可不必采用支柱来支撑双芯片结构中的上层芯片的焊线焊结区域，藉以简化整体的封装工艺，使得封装工艺更具有成本效益。
本发明的另一目的在于提供一种交叉堆叠式双芯片封装装置及制造方法，其可将芯片安置在芯片座上，使得芯片具有更佳的散热效能。
本发明的另一目的在于提供一种交叉堆叠式双芯片封装装置及制造方法，其中的双芯片结构中的二个芯片可不必通过黏胶层而黏贴成一体，藉以解决芯片的脱层问题，使得完成的封装单元具有更佳的品质性及可靠度为达到上述目的，本发明提供了一种交叉堆叠式双芯片封装装置，其包含(a)一引线框架，其包括(a1)一芯片座，其具有一位于周边的上方置晶部和一位于中央的下方置晶部；(a2)多个引线，其配置在该芯片座的旁侧；(b)一第一半导体芯片，其具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的下方置晶部；(c)一第二半导体芯片，其具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的上方置晶部，使得该第二半导体芯片与该第一半导体芯片形成一交叉堆叠式双芯片架构；以及(d)多条焊线，用以将该第一半导体芯片及该第二半导体芯片上的输出入焊垫分别电性连接至相对应的引线。
本发明还提供了一种交叉堆叠式双芯片封装装置的制造方法，包含以下步骤(1)预制一引线框架，其包括一芯片座，其具有一位于周边的上方置晶部和一位于中央的下方置晶部；多个引线，其配置在该芯片座的旁侧；(2)进行一第一置晶程序，藉以将一第一半导体芯片安置在该芯片座的下方置晶部上；其中该第一半导体芯片具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的下方置晶部；(3)进行第一焊线程序，藉以利用一组焊线将该第一半导体芯片上的输出入焊垫分别电性连接至相对应的引线；(4)进行一第二置晶程序，藉以将一第二半导体芯片安置在该芯片座的上方置晶部上；其中该第二半导体芯片具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的上方置晶部，使得该第二半导体芯片与该第一半导体芯片形成一交叉堆叠式双芯片结构；以及(5)进行第二焊线程序，藉以利用一组焊线将该第二半导体芯片上的输出入焊垫分别电性连接至相对应的引线。
本发明还提供了一交叉堆叠式双芯片封装装置的制造方法，包含以下步骤(1)预制一引线框架，其包括一芯片座，其具有一位于周边的上方置晶部和一位于中央的下方置晶部；多个引线，其配置在该芯片座的旁侧；(2)形成至少一开口于该芯片座的下方置晶部上；(3)进行一第一置晶程序，藉以将一第一半导体芯片安置在该芯片座的下方置晶部上；其中该第一半导体芯片具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的下方置晶部；(4)进行第一焊线程序，藉以利用一组焊线将该第一半导体芯片上的输出入焊垫分别电性连接至相对应的引线；(5)进行一第二置晶程序，藉以将一第二半导体芯片安置在该芯片座的下方置晶部；其中该第二半导体芯片具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的上方置晶部，使得该第二半导体芯片与该第一半导体芯片形成一交叉堆叠式双芯片结架；以及(6)进行第二焊线程序，藉以利用一组焊线将第二半导体芯片上的输出入焊垫分别电性连接至相对应的引线。
本发明的双芯片封装技术的特点在于采用一种交叉堆叠式双芯片架构，其采用一特制的引线框架作为芯片载具；此引线框架的结构包括一芯片座和多个引线；其中芯片座具有一位于周边的上方置晶部和一位于中央的下方置晶部；而该引线配置在芯片座的旁侧。本发明的双芯片封装技术是将一第一半导体芯片安置在芯片座的下方置晶部；并进而将一第二半导体芯片安置在芯片座的上方置晶部，藉此而与第一半导体芯片形成一交叉堆叠的双芯片结构。
本发明的有意效果是本发明的双芯片封装装置由于不需采用支柱来支撑双芯片结构中的上层芯片的焊线焊结区域，因此可使得整体的封装工艺更为简化而具有成本效益。此外，由于本发明将芯片安置在芯片座上，因此可进而使得芯片具有更佳的散热效能。再者，由于本发明的双芯片封装结构中的二个芯片不是通过黏胶层黏贴成一体，因此不易产生芯片脱层现象，使得最后完成的封装单元具有更佳的品质性及可靠度。
下面结合附图对本发明进行详细说明
图1为一仰视结构示意图，其中显示本发明实施例1所采用的引线框架的结构；图1B显示图1所示的引线框架沿1B-1B线剖开的剖面示意图；图2A为一仰视结构示意图，其用以显示本发明所进行的第一置晶程序；图2B显示图2A所示的封装装置的剖面示意图；图3A为一仰视结构示意图，其用以显示本发明所进行的第二置晶程序；图3B显示图3A所示的封装装置的剖面示意图；图4A为一仰视结构示意图，其用以显示本发明所进行的焊线程序；图4B显示图4A所示的封装装置的剖面示意图；图5A为一仰视结构示意图，其中显示本发明实施例2所采用的引线框架搭载有半导体芯片并完成焊线的结构；图5B显示图5A所示的实施例沿5B-5B线剖开的剖面示意图；图6为一仰视结构示意图，其中显示本发明实施例3所采用的引线框架搭载有半导体芯片并完成焊线的结构；图7A为一仰视结构示意图，其中显示本发明实施例4所采用的引线框架的结构；图7B为图7A所示的引线框架的剖面示意图；图8为本发明引线框架实施例5的仰视结构示意图；图9为本发明引线框架实施例6的仰视结构示意图。
图中符号说明10引线框架(leadframe)11支撑杆12芯片座(die pad)12a 芯片座12的上方置晶部12b 芯片座12的下方置晶部13连杆14引线组14a 第一组引线14b 第二组引线15开口20，20′，20″第一半导体芯片20a 第一半导体芯片20的电路面20b 第一半导体芯片20的非电路面21黏胶层22，22′，22″输出入焊垫30，30′，30″第二半导体芯片30a 第二半导体芯片30的电路面30b 第二半导体芯片30的非电路面31黏胶层32，32′，32″输出入焊垫40焊线组41第一组焊线42第二组焊线以下即配合附图，详细说明说明本发明的双芯片封装技术的实施例。须首先注意的一点是，这些附图均为简化示意图，其仅显示与本发明有关的组件，且所显示的组件并非以实际数目及尺寸比例绘制；其具体实施时的组件布局可能更为复杂。
请首先参阅图1及图1B，本发明的双芯片封装技术是采用一特制引线框架(leadframe)10作为芯片载具，其结构包括(i)一支撑杆11；(ii)一大致成长方形的芯片座12，其具有一位于周边两侧的上方置晶部12a和一位于中央的下方置晶部12b，且其通过连杆13连结至支撑杆11；以及(iii)一引线组14，其配置在芯片座12的旁侧，并直接连结至支撑杆11；其包括第一组引线14a及第二组引线14b；其中第一组引线14a配置在长方形的芯片座12的较长侧边的相对两端，而第二组引线14b则配置在长方形的芯片座12的较短侧边的相对两端。
此外，图7A及图7B显示引线框架10的另外一种结构，其中将芯片座12的下方置晶部12b上形成至少一开口15，用以防止后续安置在其上的第一半导体芯片(显示在图2A及图2B，其标号为20)产生脱层现象。此外，该下方置晶部12b上的开口也可选用如图8所示的槽孔15′，或如图9所示由多个槽孔所组成的槽孔群15″，仍皆可达到相等效果。
请接着参阅图2A及图2B，下一个步骤为进行一第一置晶程序，藉以将一第一半导体芯片20安置在芯片座12的下方置晶部12b上；其中该第一半导体芯片20具有一电路面20a和一非电路面20b；其中电路面20a大致为长方形，且其较短的侧边上形成有多个输出入焊垫22；而非电路面20b则通过一黏胶层21，例如银胶(silver epoxy)，而黏贴至芯片座12的下方置晶部12b上。
其中，第一半导体芯片20与黏胶层21的总合高度不可超过芯片座12的上方置晶部12a(亦即第一半导体芯片20的电路面20a须低于芯片座12的上方置晶部12a)。
接着进行第一焊线程序(the first wire-bonding process)，藉以利用第一组焊线41将第一半导体芯片20上的输出入焊垫22分别电性连接至引线组14中的第一组引线14a。
请接着参阅图3A及图3B，下一个步骤为进行一第二置晶程序，藉以将一尺寸约与第一半导体芯片20相等的第二半导体芯片30安置在芯片座12上的上方置晶部12a上；其中该第二半导体芯片30具有一电路面30a和一非电路面30b；其中电路面30a大致为长方形，且其较短的侧边上形成有多个输出入焊垫32；而非电路面30b则通过一黏胶层31，例如银胶，而黏贴至芯片座12的上方置晶部12a上。此置晶方式会使第二半导体芯片30与第一半导体芯片20形成一交叉堆叠式的双芯片架构。
上述第二置晶程序中，其中的第二半导体芯片30大致为长方形，且其较短侧边的长度小于第一半导体芯片20较长侧边的长度，但也可如图5A及图5B所示第二半导体芯片30′的大于第一半导体芯片20′尺寸的另一实施例，其中第一半导体20′安置在芯片座12的下方置晶部上；该第一半导体20′具有一电路面和一非电路面；其中电路面大致长方形，且其较长侧边上形成有数个输出入焊垫22。
请接着参阅图4A及图4B，下一个步骤为进行一第二焊线程序(thesecond wire-bonding process)，利用第二组焊线42以将第二半导体芯片30上的输出入焊垫32分别电性连接至引线组14中的第二组引线14b。
如图5A及图5B所示，当第一半导体芯片20′的尺寸小于第二半导体芯片30′时，仅须在两芯片间预留可供第一组焊线41打焊的距离即可。而当第一半导体芯片20″的尺寸大于第二半导体芯片30″时，则可选用如图6所示的配置。
接着后续的工艺步骤包括封装胶体封装程序(encapsulation)及切单程序(singulation)，其中封装胶体封装程序是用以密封半导体芯片20、30；而切单程序则是用以将支撑杆11切除而提供个别的封装单元。由于此些工艺步骤均为采用现有的技术，因此以下将不对其作进一步详细说明。
此外，本发明的引线框架10可适用的芯片形状，除上述各实施例中所揭示的正方形与正方形、长方形与长方形、或是正方形与长方形的各种搭配外，也可根据集成电路的设计、晶片切割技术或其它需要而选用其它不同几何形状的搭配。同时其芯片的交叉堆叠方式，除上述各实施例中所示的配置外，也可选择将其中任一芯片以偏转一角度的方式来交叉堆叠，将仍可达到相等效果。
与现有技术相比，本发明由于不需采用支柱来支撑双芯片结构中的上层芯片的焊线焊结区域，因此可使整体的封装工艺更为简化而具有成本效益。此外，由于本发明将芯片安置在芯片座上，因此可进而使芯片具有更佳的散热效能。再者，由于本发明的双芯片封装结构中的二个芯片不是通过黏胶层黏贴成一体，因此不易产生芯片脱层现象，使得最后完成的封装单元具有更佳的品质性及可靠度。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的实质技术内容的范围。本发明的实质技术内容广义地定义于在权利要求书、说明书和说明书附图中。任何他人所完成的技术实体或方法，若是与本发明的权利要求书所限定的完全相同、或是作一种等效的变更，例如将下方置晶部12b上的开口或槽孔以其它不同形状加以取代，或是将槽孔群的排列位置加以变更等等，均将被视为涵盖在本发明的保护范围之中。
权利要求
1.一交叉堆叠式双芯片封装装置，其包含(a)一引线框架，其包括(a1)一芯片座，其具有一位于周边的上方置晶部和一位于中央的下方置晶部；(a2)多个引线，其配置在该芯片座的旁侧；(b)一第一半导体芯片，其具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的下方置晶部；(c)一第二半导体芯片，其具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的上方置晶部，使得该第二半导体芯片与该第一半导体芯片形成一交叉堆叠式双芯片架构；以及(d)多条焊线，用以将该第一半导体芯片及该第二半导体芯片上的输出入焊垫分别电性连接至相对应的引线。
2.根据权利要求1所述的封装装置，其特征在于该芯片座的下方置晶部形成有至少一开口，用以防止该第一半导体芯片产生脱层现象。
3.根据权利要求1所述的封装装置，其特征在于该芯片座的下方置晶部形成有至少一槽孔，用以防止该第一半导体芯片产生脱层现象。
4.根据权利要求1、2或3所述的封装装置，其特征在于该第一半导体芯片的非电路面是通过银胶黏贴至该芯片座的下方置晶部。
5.根据权利要求1、2或所述的封装装置，其特征在于该第二半导体芯片的非电路面是通过银胶黏贴至该芯片座的上方置晶部。
6.根据权利要求1、2或3所述的封装装置，其特征在于该焊线为金线。
7.一种交叉堆叠式双芯片封装装置的制造方法，包含以下步骤(1)预制一引线框架，其包括一芯片座，其具有一位于周边的上方置晶部和一位于中央的下方置晶部；多个引线，其配置在该芯片座的旁侧；(2)进行一第一置晶程序，藉以将一第一半导体芯片安置在该芯片座的下方置晶部上；其中该第一半导体芯片具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的下方置晶部；(3)进行第一焊线程序，藉以利用一组焊线将该第一半导体芯片上的输出入焊垫分别电性连接至相对应的引线；(4)进行一第二置晶程序，藉以将一第二半导体芯片安置在该芯片座的上方置晶部上；其中该第二半导体芯片具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的上方置晶部，使得该第二半导体芯片与该第一半导体芯片形成一交叉堆叠式双芯片结构；以及(5)进行第二焊线程序，藉以利用一组焊线将该第二半导体芯片上的输出入焊垫分别电性连接至相对应的引线。
8.根据权利要求7所述的制造方法，其特征在于在步骤(1)中，该芯片座的下方置晶部形成有至少一开口，用以防止该第一半导体芯片产生脱层现。
9.根据权利要求7所述的制造方法，其特征在于在步骤(1)中，该芯片座的下方置晶部形成有至少一槽孔，用以防止该第一半导体芯片产生脱层现。
10.根据权利要求7、8或9所述的制造方法，其特征在于在步骤(2)中，该第一半导体芯片的非电路面是通过银胶而黏贴至该芯片座的下方置晶部。
11.根据权利要求7、8或9所述的制造方法，其特征在于在步骤(4)中，该第二半导体芯片的非电路面是通过银胶而黏贴至该芯片座的上方置晶部。
12.根据权利要求7所述的制造方法，其特征在于在步骤(3)及(5)中，该焊线为金线。
13.一交叉堆叠式双芯片封装装置的制造方法，包含以下步骤(1)预制一引线框架，其包括一芯片座，其具有一位于周边的上方置晶部和一位于中央的下方置晶部；多个引线，其配置在该芯片座的旁侧；(2)形成至少一开口于该芯片座的下方置晶部上；(3)进行一第一置晶程序，藉以将一第一半导体芯片安置在该芯片座的下方置晶部上；其中该第一半导体芯片具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的下方置晶部；(4)进行第一焊线程序，藉以利用一组焊线将该第一半导体芯片上的输出入焊垫分别电性连接至相对应的引线；(5)进行一第二置晶程序，藉以将一第二半导体芯片安置在该芯片座的下方置晶部；其中该第二半导体芯片具有一电路面和一非电路面；其中电路面上形成有多个输出入焊垫；而非电路面则黏贴至该芯片座的上方置晶部，使得该第二半导体芯片与该第一半导体芯片形成一交叉堆叠式双芯片结架；以及(6)进行第二焊线程序，藉以利用一组焊线将第二半导体芯片上的输出入焊垫分别电性连接至相对应的引线。
14.根据权利要求13所述的制造方法，其特征在于在步骤(3)中，该第一半导体芯片的非电路面是通过银胶而黏贴至该芯片座的下方置晶部。
15.根据权利要求13所述的制造方法，其特征在于在步骤(5)中，该第二半导体芯片的非电路面是通过银胶而黏贴至该芯片座的上方置晶部。
16.根据权利要求13所述的制造方法，其特征在于在步骤(6)中，该焊线为金线。
17.根据权利要求13所述的制造方法，其特征在于该芯片座的下方置晶部上的开口为槽孔。
全文摘要
一种交叉堆叠式双芯片封装装置及制造方法,其可将二个半导体芯片同时封装在单一封装单元中,以提供双倍的操作功能或存储容量。本双芯片封装技术的特点在于采用一种交叉堆叠式双芯片结构,其采用一特制的引线框架作为芯片载具;此引线框架包括一芯片座和多个引线;其中芯片座具有一位于周边的上方置晶部和一位于中央的下方置晶部;而该引线则配置在芯片座的旁侧。本双芯片封装制造方法将一第一半导体芯片安置在芯片座的下方置晶部;并进而将一第二半导体芯片安置在芯片座的上方置晶部,藉此而与第一半导体芯片形成一交叉堆叠的双芯片架构。
文档编号H01L21/02GK1381892SQ01110489
公开日2002年11月27日 申请日期2001年4月16日 优先权日2001年4月16日
发明者黄建屏 申请人:矽品精密工业股份有限公司