专利名称：非易失性存储器单元阵列和形成方法
技术领域：
一般说来，本发明涉及闪速EEPROM(电擦除可编程只读存储器)系统，更确切地说，本发明涉及闪速EEPROM单元的存储器阵列并涉及使用它们的系统，这些单元分别包含两个浮动栅。
背景技术：
今天，已经有了许多商业上成功的非易失性存储器产品正在使用，尤其是以小型代理卡的形式，它使用一种闪速EEPROM单元阵列，该单元在源极和漏极扩散之间具有一种“分裂通道”。该单元的浮动栅处于覆盖该通道之一部分的位置，并且字线(也称为控制栅)处于覆盖其它通道部分以及浮动栅的位置。这就以两个串联的晶体管有效地形成了一个单元，一个(存储器晶体管)利用浮动栅上电荷量与字线上控制通过其通道部分电流量之电压的结合，另一个(选择晶体管)仅仅使用字线作为它的栅极。字线延伸覆盖一行的浮动栅。在5,070,032、5,095,344、5,315,541、5,343,063和5,661,053号美国专利，以及1999年1月27日提交的、序列号为09/239,073的待批准美国专利申请书中，给出了这种单元的实例、它们在存储器系统中使用和制造它们的方法，这些专利和申请书在这里引用作为参考。
这种分裂通道闪速EEPROM单元的一种修改，是增加了一个导引栅，位于浮动栅和字线之间。一个阵列中的每个导引栅延伸覆盖一列浮动栅，与字线正交。效果是读取或者写入一个选定的单元时，使字线不必再同时执行两种功能。这两种功能是(1)作为选择晶体管的一个栅极，因此需要一个适当的电压使选择晶体管导通和关断，以及(2)通过连接在字线和浮动栅之间的一个电场(电容性的)，驱动浮动栅的电压到达所需的电平。在执行这两种功能时，往往很难做到以单一的电压达到最佳状态。增加了导引栅之后，字线仅仅需要执行第一个功能，而由增加的导引栅执行第二个功能。例如，在5,313,421号美国专利，以及1997年8月7日提交的、序列号为09/910,947的待批准申请书中，介绍了导引栅在闪速EEPROM阵列中的使用，这些专利和申请书在这里引用作为参考。
在以上介绍的两种类型的存储器电压阵列的任何一种中，都是通过从基底向浮动栅注入电子，对单元的浮动栅编程。做到这一点，是通过在通道区域中进行适当的掺杂以及对源极、漏极和其余的栅极施加适当的电压。最好是进行所谓的“源侧”注入，在前面的5,313,421号专利中也介绍过它。
在以上介绍的两种类型的存储器单元阵列中，使用了为擦除存储器单元而从浮动栅消除电荷的两种技术。一种是通过对源极、漏极和其它栅极施加适当的电压，在浮动栅和基底之间绝缘层的一部分中使电子穿过势垒，从而擦除至基底。另一种擦除技术是穿过浮动栅和另一个栅极之间放置的隧道绝缘层，从浮动栅向另一个栅极传送电子。在以上介绍的第一种类型的单元中，为该目的配备了一个第三擦除栅极。在以上介绍的第二种类型的单元中，它由于使用导引栅已经具有了三个栅极，浮动栅擦除至字线，而无须增加第四个栅极。虽然这后一种技术使要执行的第二功能又加回了字线，但是这些功能是在不同的时间执行的，因此避免了由于两种功能而不得不作出的折衷。无论是使用哪种擦除技术时，为了在一“瞬间”同时擦除为数众多的存储器单元，都要将它们组合在一起。在一种方式下，该组合包括的存储器单元足以存放一个磁盘扇区中存放的用户数据量，也就是512字节，加上某些辅助操作数据。在另一种方式下，每个组合包含的单元足以保存几千字节的用户数据，等于许多磁盘扇区的数据量。在5,297,148号美国专利中，介绍了多块擦除、缺陷管理和闪速EEPROM系统的其它特性，该专利在这里引用作为参考。
如同在所有的集成电路应用中一样，对于闪速EEPROM系统，在实现某种集成电路功能时，也存在着缩小所需之硅基底面积的压力。为了增加给定尺寸的存储卡和其它类型封装的存储能力，或者为了同时增加容量和减小尺寸，增加硅基底的给定面积上能够存放的数字数据量，是一种持续的需要。增加数据存储密度的一种方法，是每个存储器单元存放不只一位数据。做到这一点，是通过把浮动栅充电电平的电压范围窗口划分成不只两种状态。使用四种这样的状态，使每个单元能够存放两位数据，使用八种状态，使每个单元能够存放三位数据，依此类推。在5,043,940和5,172,338号美国专利中，介绍了多状态闪速EEPROM结构及操作，这些专利在这里引用作为参考。
通过减少存储器单元和/或整体阵列的物理尺寸，也可以实现增加数据密度。随着时间的推移，处理技术日益改进，能够以更小的特征尺寸实现，所以对于所有类型的集成电路，通常采用缩小电路尺寸的方法。但是以这种方式，给定的电路布局能够缩小多少，往往有一个限度，因为常常有至少一个特征对于它能够缩小多少有限制，因此限制了整体布局能够缩小的程度。发生这种情况时，设计者将转向实现一种新的或不同的电路布局或架构，以便缩小执行其功能所需的硅片面积量。缩小以上介绍的闪速EEPROM集成电路系统，也会遇到类似的限制。
所以，为了进一步增加数据存储密度，连同每个浮动栅上的多状态存储一起，还采用了使用双浮动栅存储器单元的闪速EEPROM系统。在这种类型的单元中，在其源极和漏极的扩散之间的通道上，包括了两个浮动栅，在两个扩散之间有一个选择晶体管。沿着每列浮动栅包括一个导引栅，而沿着每行浮动栅，其上配备了一条字线。为了读取或编程而访问一个给定的浮动栅时，对于包含着所关注之浮动栅的单元，它的其它浮动栅之上的导引栅升高电平，高至足以使其它浮动栅之下的通道导通，无论它上面存在何种电荷电平。在同一存储器单元中对所关注的浮动栅进行读取或编程时，这样做就有效地消除了其它浮动栅作为一个因素。例如，流经该单元的电流量(它可用于读取其状态)就与所关注之浮动栅上的电荷量有关，但是与同一单元中其它浮动栅是的电荷量无关。在5,712,180号美国专利，以及1997年8月7日提交的、序列号为09/910,947的待批准申请书中，介绍了这种单元阵列架构和操作技术，这些专利和申请书在这里引用作为参考。
发明内容
本发明包括一种非易失性存储器单元阵列架构，它提供了数据存储高密度、在将来利用处理技术的改进缩减其尺寸的能力以及以标准的集成电路处理技术建造的实用方法。简要而一般地说，按照浅沟道绝缘(STI)技术，间隔致密的存储器单元行之间，以基底中填充了绝缘体的沟道相互电绝缘。那么，对一行中的存储器单元通过施加高电压(在一个闪速EEPROM阵列之内12伏或更高)进行编程，就不会影响相邻行中存储器单元的操作。由于这种绝缘也中断了源极和漏极的基底扩散(正常情况下会延伸到以前阵列的行间)，绝缘的源极和漏极存储器单元的扩散，由位线连接在一起，位线是在基底之上形成的，在列方向延伸。存储器单元中每个单元都具有一个或多个电荷保持存储元件(通常是浮动栅)的阵列，能够使用这种架构。这种方案也允许擦除栅极包括在阵列之内。
本发明也包括若干处理改进，现在允许阵列制造得非常小，并且还保持了将来再缩小的能力。简要而一般地说，通过在两个步骤中把第一栅极材料层分开为浮动栅，在行间提供了浅沟道绝缘之后，制造了一个阵列的单元，每个单元分别包括一个源极和一个漏极之间的两个浮动栅，加上两个浮动栅之间的一个选择晶体管。在一个分割步骤中，对于覆盖第一层的第二栅极材料层和形成导引栅的材料，通过对齐它们的条带边缘，在注入区去除栅极材料，定义了注入的源极和漏极。通过这些开口进行注入之后，在基底之上形成延长的导电位线，它们跨越多行，使一列中的多个源极和漏极的扩散相互连接。在一个后续的分割步骤中，通过对齐每一侧导引栅的边缘，去除栅极材料第一层的部分，暴露出各个单元中选择晶体管的通道区。然后，栅极材料第一层被分割成阵列的浮动栅。下一步，从第三栅极材料层，形成延伸到浮动栅之间的这些开口之内的字线。优选情况下，最终的选择晶体管栅极也穿过隧道绝缘体，连接到相邻浮动栅的边缘，以便同时作为这些浮动栅的擦除栅极。
本发明多个方面的其它特性和优点，包括在以下示意性实施例的说明中，这些说明应当参考附图。
附图简要说明
图1以框图形式展示了使用本发明的一个闪速EEPROM系统；图2为一张示意性平面图，显示出加入了本发明的一个存储器阵列，其中每个单元都有双浮动栅；图3为图2中存储器单元阵列的立体图；图4为图2和图3中存储器单元阵列的剖面图，取自其中的剖面I-I；图5为图2至图4中存储器单元阵列的剖面图，取自其中的剖面II-II；图6为图2至图4中存储器单元阵列的剖面图，取自其中的剖面III-III；图7为图2至图6中存储器单元阵列的某些元件的立体图，其它元件已经从图中去除；图8为图2至图6中存储器单元阵列的等价电路；图9A和图9B为图2至图6中存储器单元实施例的剖面图，经过部分构建，若干处理步骤已经完成，分别取自其中的剖面I-I和剖面II-II；图10A、图10B和图10C为图2至图6中存储器单元实施例的剖面图，经过部分构建，另外若干处理步骤已经完成，分别取自其中的剖面I-I、剖面II-II和剖面III-III；图11至图14为图2至图6中存储器单元实施例的剖面图，经过部分构建，全部取自其中的剖面I-I；显示了该结构上进一步处理步骤的效果；以及图15为一张立体图，显示出加入了本发明的一个存储器阵列，其中每个单元都有单浮动栅。
具体实施例方式
图1的框图中概括地展示了加入了本发明多个方面的一个实例存储器系统。为数众多的可分别寻址的存储器单元11布置在一个多行多列的规则阵列中，尽管其它形态的单元布置也确实是可能的。位线(本文中指定它们沿着单元阵列11的列延伸)通过连线15，连接到一个位线解码器和激励器电路13。字线(本说明书中指定它们着单元阵列11的行延伸)通过连线17，连接到一个字线解码器和激励器电路19。导引栅(它们沿着阵列11中存储器单元的列延伸)通过连线23，连接到一个导引栅解码器和激励器电路21。解码器13、19和21中的每一个，都通过一条总线25，从存储器控制器27接收存储器单元地址。这些解码器和激励器电路也通过各自的控制和状态信号线29、31和33，连接到控制器27。施加到导引栅和位线上的电压，通过一条总线22进行协调，该总线连接着解码器和激励器电路13和21。
控制器27可以通过连线35，连接到一台主机设备(未显示)。该主机可以是一台个人电脑、笔记本电脑、数码相机、音频播放机、多种其它的手持电子设备等等。按照几个现有的物理和电学标准之一，比如根据PCMCIA、CompactFlashTM协会、MMCTM协会、安全数字(SD)卡协会以及其它机构的标准，图1的存储器系统通常是在一张卡中实现。以卡的形式时，连线35终止于卡上的一个连接器，它与主机设备上相配合连接器相接。许多卡的电接口遵从ATA标准，其中对于主机，存储器系统表现为好象它是一台磁盘驱动器。也存在着其它的存储卡接口标准。除了卡的形式以外，图1所示类型的存储器系统，也可以嵌入在主机设备中。
解码器和激励器电路13、19和21，按照各自的控制和状态连线29、31和33上的控制信号，在阵列11中通过总线25寻址的、它们各自的连线上，产生适当的电压，以便执行编程、读取和擦除功能。任何状态信号，包括电压级别和其它的阵列参数，都是由阵列11通过相同的控制和状态连线29、31和33，提供给控制器27。在一个读操作期间，电路13之内的多个读出放大器，接收表示阵列11之内被寻址之存储器单元状态的电流或电压级别，并通过连线41，向控制器27提供有关这些状态的信息。为了能够并行地读取为数众多的存储器单元的状态，通常使用为数众多的读出放大器。在读取和编程操作期间，典型情况下，通过电路19，每次对一行单元进行寻址，以便访问被寻址行中由电路13和电路21选定的许多单元。在一个擦除操作期间，典型情况下，许多行的每一行中的所有单元都被一起寻址，作为同时擦除的一块。
附图中展示了存储器单元阵列11的两个特定实施例，图2至图8为第一个实施例，其中各个存储器单元都具有两个浮动栅和一个选择晶体管，图13为第二个实施例，其中存储器单元各自包括一个单一的浮动栅，没有选择晶体管。其余的图9至图12展示了制造图2至图8中实施例的处理步骤。综合和图3和图13显示了存储器单元阵列的基底和掺杂多晶硅元件，但是其间存在的绝缘层没有显示多少细节。这样做简化了图件，但是应当理解，在多晶硅元件它们自身之间，以及多晶硅以及和基底之间，包括常用的适当的氧化层——既有生长的又有沉积的、沉积的氮化硅层以及其它绝缘体。确实，图4至图6包括这种绝缘层，图9至图12中的处理剖面图也包括了绝缘层。
双浮动栅存储器单元阵列实施例图2至图6中展示了第一个阵列实施例，其中包括了其各自结构的一小部分。常见的硅半导体基底45，包括一个平面顶面47。其中包括了多行多列浮动栅的一个二维图案，每个浮动栅都由基底表面47正常，其间具有适当的栅绝缘体。一行包括浮动栅55-60，而浮动栅61-66在相邻行中。浮动栅55、61、69和70处于同一列，相邻列包括浮动栅56、62、67和68。为了便于说明这一点，建立了直角坐标，第一是“x”方向，第二是“y”方向，这两个方向本质上相互正交。浮动栅是形成于第一栅极材料层，优选情况下是掺杂了多晶体的硅(“多晶硅”)，它沉积在整个表面，然后由掩模蚀刻分离成各个浮动栅，其方式将在下面参考图9至图12介绍。
为了在单元的行间提供高度的电绝缘，在行间放置了填充沟道的绝缘体，比如沟道72、73和74。在处理的早期阶段，正如下面进一步的介绍，在基底45的表面47上蚀刻了平行的沟道，然后在其中沉积了一种绝缘体，比如一种氧化物。这种类型的绝缘被称为“浅沟道绝缘”，或者说“STI”。它取代了背景氧化物条带，该条带通常由例如众所周知的局部氧化技术“LOCOS”，在这种存储器阵列的行间形成。为了提高阵列的数据密度而行间隔非常致密的期望，以及存储器操作期间对存储器单元的元件施加相对较高电压的需要，结合而产生了STI的需要，因为它提供了更好的绝缘。而且，生长出的背景氧化物障栅的边缘——带有其所谓的“鸟喙”——遇到的问题，对于绝缘体填充的沟道不存在。
在沿着各行的存储器单元之间，共享源极和漏极扩散，但是并不延伸到沿着各列的行间。由于行间的绝缘沟道，延长的扩散并不沿着存储器单元的列延伸以形成位线，像是在过去的这种存储器阵列的形式中它们所做的那样。例如相邻的扩散101、102和103，在它们之间沿着单一的行，每一个都具有两个浮动栅，分别是一个存储器单元的浮动栅56和57，以及相邻存储器单元的浮动栅58和59。在y方向，正如图6展示得最好，存储器单元的源极和漏极扩散不在行间延伸。一列上的扩散101、104、105和106，由分别填充沟道72、73和74的绝缘体分开。不过，每一列上的扩散，由基底45的表面47之上的一条导电线连接在一起。例如，一列上的扩散101、104、105和106，每一个都连接到一条导电位线49，优选情况下，它是由掺杂的多晶硅形成的。相邻的平行导电位线51和53，同样接触着它们各自列上的每一个扩散。
与过去阵列中用作位线的延长扩散相比，能够使导电线49、51和53具有高得多的电导级别。这就使得这些位线和跨接这些位线的金属连线(未显示)之间的触点，在其长度方向比延长扩散用作位线的情况下间隔得更远。而且，为了存储器单元的操作，对各个扩散的离子密度、宽度和其它特征进行了优化，不必再调整这些特征，所以它们也能很好地起到导电位线的功能。优选情况下，这些导电位线是形成于掺杂多晶硅的另一层上，它是沉积在整个表面上，然后去除以便留下分开的、有间隔的导体，正如下面进一步的介绍。图7的立体图中，展示了列方向的位线49中的一条跨越绝缘的绝缘体区72-74等，与许多源极/漏极区104-106等的连接。优选情况下，存储器阵列中每一个源极/漏极区，都以这种方式连接到一条位线。各条位线沿着其长度方向可以划分成区段。优选情况下，一列中每个存储器单元的源极/漏极区都连接到一条公共的位线，或者两个或更多位线区段的序列。
位线解码器和激励器电路13(见图1)，通过连线15和金属互连(未显示)，连接着该阵列的所有位线导体，包括图2和图3中的连线49、51和53。因而，无论是为了读取还是编程，各个存储器单元列上的源极和漏极都连接到恰当的编程电压，以响应通过总线25提供的地址和通过连线29的控制信号。
导引栅81-86在y方向延伸，并且在x方向按间隔分开以分别覆盖不同的浮动栅列。这些导引栅是通过蚀刻第二栅极材料层而形成的，优选情况下，第二层也是掺杂的多晶硅，它沉积在整个阵列上，覆盖着第一多晶硅层，其间有一层适当的多晶硅间绝缘体。导引栅解码器和激励器电路21(见图1)通过连线23，连接到所有的导引栅，并且能够分别控制它们的电压，以响应通过总线25提供的地址、通过连线33的控制信号和来自激励器和读出放大器13的数据。
字线91-94在x方向延伸并延伸覆盖着导引栅，在y方向字线之间有间隔，使每条字线的位置与一行浮动栅对齐。这些字线是通过蚀刻栅极材料第三层掺杂多晶硅而形成的，它沉积在整个表面上，在一层多晶硅间绝缘体的顶部，该绝缘体是首先在第二多晶硅层之上形成的。每条字线都具有沿着其长度方向周期间隔的栅极元件，其行中每个单元一个。一个实例是栅极元件97，它向着基底表面47向下延伸，作为扩散101和102之间形成的存储器单元中选择晶体管的一个栅极。为了读写，这些字线能够选择其行中的所有存储器单元。选择栅极解码器和激励器电路19(见图1)连接着每条字线，以便分别选择单元阵列的一行。然后，由位线和导引栅解码器和激励器电路13和21，使选定行中的各个单元能够读写。
存储器阵列的浮动栅能够擦除到或者是基底45，或者是擦除栅极，取决于该阵列是如何设计的。正在介绍的实施例中的字线栅，也可以用作这种擦除栅极。例如，假若栅极97的场适当地连接到其浮动栅56和57的相对边缘，它就能够进行擦除其存储器单元。
尽管这种类型的存储器阵列往往被视为“三重多晶硅”类型，因为三套栅极中的每一套都是由多晶硅层制成的，它还可以更准确地称为“四重多晶硅”结构，因为优选情况下导电位线是由另外一层多晶硅制成的。另一方面，其它适合的导电材料也可以用于取代以上介绍的四层多晶硅中的一层或多层。例如，形成字线和选择栅极的栅极材料第三层，可以是一种多酸材料，这种多晶硅在其顶部包括导电折射硅酸金属比如钨，以便增加其导电性。
金属导体层没有在图2至图4中显示。由于多晶硅元件的导电性通常显著低于金属的导电性，所以金属导体包括在分开的层中，沿着其长度方向周期性地连接到多晶硅元件。为了减少金属导体的数目，横跨两个相邻单元的相邻导引栅对，可以一起连接到单一的金属导体上。例如导引栅81和82能够结合，同样导引栅83和84也能够结合。由于每一对的导引栅都是来自相邻的存储器单元，那么操作存储器的系统就在每一对上设置一个电压，以满足在相邻存储器单元的被寻址单元上进行所需操作的需要。相邻对的存储器单元中的另一个不受影响，因为在该单元的其它元件上没有进行所需操作必需的电压。否则，在金属连线的数目和多晶硅元件的数目之间，就有一对一的对应关系。
图2和图3中存储器阵列的其它细节，在图4至图6的剖面图中给出。图4所示的单一存储器单元包括两个浮动栅56和57，其位置延伸稍微超过各自的源极和漏极扩散101和102，并通过栅极绝缘层111，结合到基底表面47。字线栅97位于浮动栅之间，该单元的中部，并通过栅极绝缘层113，结合到基底表面47。基底45中扩散101和102之间的一个通道，包括三个串联的晶体管——两个L1晶体管和一个L2晶体管。图8中给出了这个存储器单元的一个等价电路，其中对应的元件标识为相同的引用号，但是加了一撇(’)。
如果存储器单元的浮动栅是擦除到字线栅，在图4的单元中浮动栅56和57与栅极97的边缘之间，就设置了一个隧道绝缘体薄层115。这正是图8的等价电路中由虚线说明的。不过，如果存储器单元是擦除到基底，绝缘体层115就会厚得多，以便使浮动栅和字线栅之间的耦合最小。确实，导引栅82和83是由相对较厚的隔离体117与字线栅97分开的。同样，位线49和51也是由相对较厚的隔离体119与相邻的浮动栅和导引栅分开的，以便使它们之间的任何耦合最小。在垂直方向，使位于浮动栅和引导栅之间的一层多晶硅间绝缘体121足够薄，以便提供这两个栅极之间所需的耦合程度。相对较厚的绝缘层123分开了导引栅和字线，该处通常希望有很好的绝缘，没有耦合。同样，绝缘层125把位线49和51与字线91分开，以便解除与它的耦合。
图9至图12的连续剖面图，说明了形成图2至图8中阵列结构的一种方法。它们是集成电路芯片中存储器阵列部分的剖面图。没有显示阵列外围的其它电路部分，比如解码器、电压供应电路等等。尽管形成阵列和外围电路时，期望一起进行尽可能多的实际处理步骤，但是典型情况下，每一部分却是在一套不同的处理步骤中形成的，同时另一部分为了保护而被暂时遮掩。
首先看图9A和图9B，图中给出了最初几个处理步骤进行之后，阵列结构正交剖面的状态。首先的几个步骤形成了基底表面47上沟道72、73等内填充的绝缘体。沟道图案中的一个掩模(未显示)设置在基底表面47上，以指定这些在x方向延伸而在y方向有间隔的沟道。在处理技术的极限之内，在y方向使形成的这些沟道和其间的间隔尽可能小，达到最小的线宽度。例如，目前技术中最小线宽度的一个实例是0.21微米。然后，通过该掩模把沟道蚀刻到足以提供所需绝缘程度的深度，4000埃是一个实例。然后去除掩模，由一种化学蒸汽沉积(CVD)技术，在整个阵列上和蚀刻的沟道中，沉积一个绝缘体的厚层，比如8000埃厚的氧化物。然后去除晶片表面的绝缘体，最好是使用一种化学-机械-抛光(CMP)的处理来进行，以便留下沟道中的绝缘体。结果在图9A和图9B中显示。
下面一系列的步骤在跨越基底表面47的131、133、135等条带上，形成第一层掺杂的多晶硅，其间有栅极绝缘层111。这些条带沿着其长度在x方向延伸，并且在y方向是位于填充了绝缘体的沟道之间。优选情况下，栅极绝缘层111是一种氧化物，它最初在阵列基底的全部表面47上生长到一个厚度，例如在从100到300埃的范围之内。然后，在绝缘层111上沉积第一层多晶硅(将变为131、133、135等条带)，覆盖整个阵列表面，达到例如大约800埃的一个厚度。这第一层多晶硅后来会由三个分开的蚀刻步骤，划分成各个浮动栅。
不过，在第一个蚀刻步骤之前，一个绝缘体厚层要沉积在多晶硅上，并通过一个掩模(未显示)进行蚀刻以形成条带141，它的长度在x方向延伸，并且在y方向尽可能地符合72、73、74等基底沟道中填充的绝缘体之间的基底区域。优选情况下，这一层是氮化硅材料(Si3N4)，厚度大约为2000埃。条带141提供了对第一层多晶硅进行第一个蚀刻步骤所用的掩模。但是在蚀刻多晶硅之前，通过沿着绝缘体条带的边缘形成隔离体143，使掩模开口窄于处理的最小线宽度。已经产生了条带141之后，形成隔离体143是采用众所周知的处理，在整个阵列上沉积一个绝缘体厚层，然后用各向异性的蚀刻，把这一层从绝缘体条带141的顶部去除。在这一层的一个实例中，其厚度为大约500埃，并且材料也是氮化硅。这就使留下的隔离体的宽度与条带141的厚度有关，因此在它们之间提供了宽度受到控制的缝隙，该宽度小于处理的最小线宽度。然后，通过条带141和隔离体143形成的掩模，蚀刻第一层多晶硅和栅极氧化物层，获得图9A和图9B所示的中间结构，具有第一层多晶硅的131、133、135等条带。然后，去除条带141和隔离体143的这个多晶硅蚀刻掩模，再进行下面一系列的步骤。
尽管下面介绍的蚀刻第一层多晶硅的后续步骤，是与阵列的其它元件自动调准的，还是应当注意，131、133、135等多晶硅条带，在y方向不是与72、73、74等基底沟道中填充的绝缘体自动调准的。形成绝缘体条带141的掩模，从制版上来说是与已经形成的基底沟道调准的。但是这一点并非举足轻重，因为131、133、135等多晶硅条带在y方向对沟道的覆盖(见图9B)，使得这些掩模的某些程度的未调准也不会产生不利后果。
下一步，一系列的步骤从第二层多晶硅和有关的绝缘体层，形成81-84等浮动栅，如图10A、图10B和图10C所示。首先，在第一层多晶硅131、133、135等条带的暴露的顶部表面上，形成多晶硅间的绝缘层121。在一个特定的实例中，在暴露的多晶硅表面上，氧化物生长到大约50埃的厚度，然后在上面一致地沉积一层氮化硅，到大约160埃的厚度，最后使暴露的氮化硅表面氧化。这就产生了一个氧化物-氮化物-氧化物绝缘层。
下一步，在阵列的区域上沉积第二层多晶硅，达到大约1000埃的厚度。然后，跨越第二层多晶硅形成绝缘层151，一个实例是由LPTEOS处理形成的500埃厚的层。然后在它的顶部形成另一个绝缘层153，增加的这一层是例如1000埃厚的氮化硅层。然后，通过一个掩模(未显示)，把包括第二层多晶硅及其三层有关绝缘体的结构蚀刻成条带，条带的长度在y方向延伸，在x方向具有处理允许的尽可能小的宽度和间隔。结构的这种中间状态，正如图10A、图10B和图10C所示。绝缘体的条带151和153真正保留在完成的阵列中适当的位置。
下面一系列的处理步骤，如图11所示。为了掩盖导引栅之间的每隔一个间隔，形成了一种适当的材料比如光致抗蚀剂的临时掩模。该掩模的一个元件155如图11所示，它在y方向延伸，其它的这种元件在x方向的间隔距离，等于导引栅的中心之间在x方向距离的两倍。然后，通过没有被包括条带155的掩模掩盖的、导引栅之间剩余的每隔一个的间隔，蚀刻去第一层多晶硅的131、133、135条带(见图10A、图10B和图10C)，以及其下的栅极氧化物层111，向下到达基底表面47。保留第一层多晶硅条带的片段163。这是第一层多晶硅的第二次蚀刻和在x方向划分第一层多晶硅第一次蚀刻。应当注意，每个导引栅的一个边缘用于定位和形成开口，在本步骤中第一层多晶硅通过这些开口进行蚀刻，因此提供了在每个导引栅的一个边缘和产生的浮动栅之间的自动调准。
下一步，向阵列区域引导一束离子159，比如砷离子，以便在基底表面47上形成离子注入161。表面47上的结构和72、73、74等基底沟道中的绝缘体，阻挡着该离子束。结果造成离散的离子注入区的二维图案，它在x方向跨越基底周期性地重复，并且在y方向由基底沟道中填充的绝缘体分割。
在源极/漏极注入之后，去除光致抗蚀剂的掩模——包括条带155。然后，在开口的侧壁上形成隔离体117和119，如图12所示。形成的这些隔离体可能是例如经过各向异性蚀刻的、300埃厚的氮化硅层。隔离体117在x方向使源极/漏极区中间的开口宽度变窄，以后要通过这些开口蚀刻第一层多晶硅的条带，比如条带163(见图11)，并且隔离体117也使以后形成的擦除栅极与相邻的导引栅相隔离。
不过，在正在介绍的实施例中，在该蚀刻步骤之前，在单元阵列上要沉积一层多晶硅，到达例如大约3000埃的厚度。然后，去除该结构顶部的多晶硅，比如通过蚀刻或CMP，保留图12所示的结构。它包括了所需的延伸位线，包括平行的多晶硅条带49和51。它也在以隔离体117为界沟道中形成了临时的条带——包括条带157，它们在x方向处于位线之间的中间。隔离体119使位线49和51与相邻的浮动栅和导引栅绝缘。
优选情况下，形成位线的多晶硅层掺杂到砷或磷离子的密度从1E15至10E15，或者是作为(在原处)被沉积的多晶硅，或者是未掺杂的多晶硅沉积后通过注入达到。产生的位线49和51分别与一列中源极和漏极区161电学接触。优选情况下，位线是采用多晶硅而不是导电性更高的金属，因为最适合的金属也不能承受后续处理步骤中通常使用的高温。
下一个步骤是在整个阵列上沉积绝缘体层125(见图13)。优选情况下，通过LPTEOS处理沉积大约1500埃厚的一层。然后，在阵列上形成一个掩模154，比如使用光致抗蚀剂材料，在位于位线之间的多晶硅条带157上有开口。这些开口在y方向延伸，在x方向有间隔。首先去除绝缘层125通过这些开口暴露的区域。随后通过相同的掩模开口进行蚀刻，去除多晶硅拴157。选择适当的蚀刻剂以及隔离体117和绝缘层153的材料，使之能够抵御这种多晶硅蚀刻。继续蚀刻以去除第一层多晶硅的条带部分，比如条带56，它暴露在隔离体117之间。这是第一层多晶硅的第三次和最后的蚀刻步骤，它把条带比如条带163(见图12)分割成各个浮动栅，比如浮动栅56和57(见图13)。由于隔离体117是沿着第二层多晶硅的导引栅边缘形成的，这次浮动栅蚀刻与这些导引栅边缘自动调准。因此，导引栅的两个边缘分别用于调准第一层多晶硅的第二次和第三次蚀刻步骤。
往往需要调节选择晶体管(在x方向，它是在位线的中间形成的)的阈值水平。所以，在隔离体117之间形成选择晶体管的栅极之前，可能要进行一个注入步骤160。然后去除光致抗蚀剂掩模。
参看图14，然后通过氧化物生长和沉积的结合，在基底表面47上形成栅极氧化物层113，在一个实例中厚度大约为250埃。进行这一步骤的结果是在整个结构上形成一层，但是仅仅显示了所关注的、形成的栅极氧化物113和最终隧道绝缘体层115。113和115两个层也可以在分开的顺序的步骤中形成。
然后，在图14所示的阵列结构上沉积栅极多晶硅的第三层(整体上是第四和最后的多晶硅层)，厚度大约为例如1000埃，按照图案蚀刻之后，该层提供图2至图4所示的91-94等字线。在该阵列的读写期间，一条字线上，因此选择晶体管栅极(它是该字线的一部分)比如栅极97上设置的电压，控制着是否允许电流通过它们各自存储器单元的通道。沿着一条字线的一行存储器单元的浮动栅，通过位于其间的有关隧道绝缘层，擦除到选择晶体管的栅极。
按照现有的技术，可以对以上介绍的多层多晶硅进行掺杂。一种这样的技术是在多晶硅沉积时在原地对它进行掺杂。另一种是首先沉积未掺杂的多晶硅，然后由离子注入对它进行掺杂。
参考图12至图14已经展示和介绍了本实施例，每个存储器单元包括两个浮动栅，在各对源极和漏极扩散之间。除此以外，在带有单一选择晶体管的各个存储器单元中，也可以包括三个或更多的浮动栅。
单浮动栅存储器单元阵列实施例参看图15，图中简要地介绍了存储器单元的一个阵列，其中各个单元在其源极和漏极区之间仅仅包含一个浮动栅。如同在前面介绍的双浮动栅实施例中，各行单元由203、204、205等沟道填充的绝缘体分开，这些沟道在x方向延伸，跨越半导体基底200的表面201。207-210等源极和漏极区处于一行中，该行包括213-217等浮动栅。从第一层多晶硅上已经完全蚀刻出浮动栅之后，就从第二层多晶硅形成在y方向延伸的位线221-224。在这之后，在第三层多晶硅上形成在x方向延伸的231-234等字线。最后，在第四层多晶硅上形成在y方向延伸的241-245等擦除线。这些擦除线具有擦除栅，比如栅极251，延伸到多行浮动栅之间的空间中，以便擦除它们。除此以外，擦除线的长度也能够沿着x方向延伸，在y方向位于字线之间。
以上介绍的存储器单元实施例包括浮动栅作为它们的存储元件。不过，应当理解，也可以使用其它类型的非易失性电子或场存储元件来取代，以上介绍的架构和处理特性也可以应用于这种存储器阵列。确实，应当理解，本发明是授权保护附带的权利要求书的全部范围。
权利要求
1.一种在基底上形成的非易失性存储器，包括一个非易失性存储器单元阵列，包括在整个基底的第一方向上延伸并且在第二方向上由其间的间隔分开的多行单元，第一和第二方向相互正交，这些单元在所述第一方向上位于至少一个电子存储元件相对的两侧分别包括源极/漏极区，源极/漏极区被同一行中相邻的单元共享，若干绝缘材料条带，在第一方向延伸并且延伸进基底上单元行之间的间隔中，以便在相邻行的存储器单元之间提供电绝缘，包括在所述第二方向上它们的源极/漏极区的绝缘，若干第一导电条带，在第二方向上延伸并且在与相邻的源极/漏极扩散相吻合的第一方向上间隔开，这些第一导电条带分别延伸跨越并接触相邻多行单元的源极/漏极区以及其间的绝缘材料条带，以及若干第二导电条带，位于基底之上并且分别包括附带的栅极，它们是相邻存储器单元的元件。
2.根据权利要求1的存储器，其特征在于，该存储器单元分别包括单一的电子存储元件，位于相邻的源极/漏极区之间。
3.根据权利要求2的存储器，其特征在于，第二导电条带在第二方向上延伸并且在第一方向上位于第一导电条带之间。
4.根据权利要求1的存储器，其特征在于，存储器单元分别包括位于相邻的源极/漏极区之间的至少两个电子存储元件，第二导电条带在第一方向延伸，在所述第一方向上，它们的所述栅极位于电子存储元件之间的间隔中，而且在相邻的第一导电条带之间。
5.根据权利要求1、2或4中任何一条的存储器，其特征在于，在基底上相邻存储器单元行之间形成的沟道中，已经沉积了绝缘材料的条带。
6.根据权利要求1、2或4中任何一条的存储器，其特征在于，第二导电条带的栅极为擦除栅，分别位于与存储器单元的电子存储元件有去除电荷的耦合之处。
7.根据权利要求1、2或4中任何一条的存储器，其特征在于，存储器单元分别包括一个选择晶体管，位于电子存储元件与其源极/漏极区之一之间，而且第二导电条带的栅极分别形成选择晶体管的栅极。
8.根据权利要求1、2或4中任何一条的存储器，其特征在于，第一导电条带由掺杂的多晶硅形成。
9.根据权利要求1、2或4中任何一条的存储器，其特征在于，电子存储元件为浮动栅。
10.一种多行多列非易失性存储器单元的阵列，其中的单元分别包括至少两个浮动栅，沿着一行分布，它们之间有一个选择晶体管，一个源极和一个漏极在这至少两个浮动栅相对的两侧，其特征在于，存储器单元的源极和漏极，由沿着列的方向延伸的、掺杂的多晶硅硅连线相互连接，而且在多晶硅硅连线之上沿着行延伸的字线连接到选择晶体管的栅极。
11.根据权利要求10的阵列，其特征在于，选择晶体管的栅极也连接着浮动栅，其方式为能够擦除该处的电子。
12.根据权利要求10的阵列，其特征在于，多行存储器由它们之间的、填充着绝缘材料的沟道相互电绝缘。
13.一个在基底上形成的、具有多行多列非易失性存储器单元的阵列，其中的单元分别包括至少两个浮动栅，沿着一行分布，它们之间有一个选择晶体管，源极和漏极区在这至少两个浮动栅相对的两侧，与沿着该行的相邻单元共享，沿着基底在列的方向上，其中的各行由行间的绝缘体实现相互电绝缘，其特征在于，源极和漏极区由导线相互连接，其长度沿着列的方向接触源极和漏极区以及它们之间的隔离绝缘体，而且字线沿着具有选择晶体管栅极的单元行延伸。
14.根据权利要求13的阵列，其特征在于，多行存储器由它们之间在基底中的、填充着绝缘材料的沟道相互电绝缘。
15.根据权利要求13的阵列，其特征在于，字线位于源极和漏极区的相互连线之上。
16.一种半导体基底上的非易失性存储器单元的阵列，包括一个二维浮动栅阵列，它的行在整个基底的第一方向上延伸并且在第二方向上具有行间的间隔，它的列在整个基底的第二方向上延伸并且在第一方向上具有列间的间隔，所述第一和第二方向相互正交，分开浮动栅各列的第一组间隔包括在整个基底的第一方向上每隔一个的间隔，分开浮动栅各列的第二组间隔包括在第一组间隔之间的、在整个基底的第一方向上剩余的每隔一个的间隔，源极和漏极扩散，在整个基底上的第一方向上沿着行分隔开，并且与浮动栅列之间的第一组间隔相吻合，延伸的导电位线，在浮动栅列之间的第一组间隔之内，其长度在整个基底的第二方向上延伸，所述位线分别延伸越过并与相邻行中的多个所述扩散电接触，延伸的导引栅，其长度在整个基底的第二方向上延伸并且在第一方向上分隔开，以覆盖浮动栅的列，浮动栅具有所述第二组间隔，位于相邻导引栅之间，以及延伸的选择栅，其长度在整个基底的第一方向上延伸并且在第二方向上分隔开，以覆盖浮动栅的行，所述选择栅延伸进所述第二组间隔中，与邻近第二组间隔的浮动栅具有电容耦合。
17.根据权利要求16的存储器单元阵列，其特征在于，在第一方向上延伸并且在第二方向上分隔开位于浮动栅行间的绝缘体条带，使源极和漏极扩散在第二方向上相互隔离。
18.根据权利要求17的存储器单元阵列，其特征在于，绝缘体条带包括基底中的沟道以及所述沟道中沉积的绝缘体，这些沟道在第一方向上延伸并且在第二方向上间隔开位于浮动栅的行之间。
19.根据权利要求16-18中任何一条的存储器，其特征在于，第一导电条带由掺杂的多晶硅形成。
20.一种在基底上由沿着单元行分布的多条延伸的栅极材料条带形成浮动栅存储器单元阵列的方法，包括把这些条带分割成给定长度的片段，其间有第一组间隔，通过所述第一组间隔，在基底的若干区域中注入离子，所用的方式使所述区域沿着这些行并且位于行间相互隔离，在第一组间隔中形成导线，它们分别与多行中的多个所述基底区域电接触，把条带片段分割成子片段，其间有第二组间隔，以及沿着这些行，在所述子片段和导线之上形成控制栅，它们延伸进所述子片段的边缘邻近的第二组间隔之内，其间具有隧道绝缘体。
21.根据权利要求20的方法，另外包括在栅极材料的条带之间形成基底中的沟道，以及利用一种绝缘体材料填充该沟道。
22.根据权利要求20或21中任何一条的方法，其特征在于，导线由掺杂的多晶硅硅材料形成。
23.一种在基底上，构建非易失性存储器单元阵列的方法，包括在基底上形成多条沟道，它们在整个基底的第一方向上延伸并且在整个基底的第二方向上分隔开，第一和第二方向相互正交，利用一种绝缘体材料填充所述多条沟道，形成栅极材料第一层的条带，其长度在第一方向上延伸并且在第二方向上间隔开，以处于填充了绝缘体的沟道之间，在第一栅极材料层之上，形成栅极材料第二层的条带，其长度在第二方向上延伸并且在第一方向上间隔开，利用第一掩模覆盖第二栅极材料层条带之间的第一组间隔，包括整个基底的第一方向上每隔一个的间隔，不覆盖第二栅极材料层条带之间的第二组间隔，包括在第一组间隔之间的、在整个基底的第一方向上剩余的每隔一个的间隔，通过暴露的第二组间隔，蚀刻第一栅极材料层条带，通过暴露的第二组间隔，把离子注入进基底中，从而在基底中形成源极和漏极区，然后在暴露的第二组间隔之内形成导电条带，它们在第二方向上延伸并且分别与沿着其长度的多个源极和漏极区电接触，去除第一掩模以暴露第一组间隔，通过暴露的第一组间隔，蚀刻第一栅极材料层的条带，从而暴露第一层条带的边缘，在暴露的第一层条带边缘上形成隧道绝缘体层，以及然后从第三栅极材料层形成控制栅，它们的长度在第一方向上延伸，覆盖着第一栅极材料层和第二层，其导电条带延伸进第一组间隔中，与隧道绝缘体接触，从而用作擦除栅。
全文摘要
通过基底上各行间形成的、以一种绝缘体填充的沟道，通常称为“浅沟道绝缘”或者说“STI”，多行存储器单元相互电绝缘。把这些单元的不连续的源极和漏极区连接在一起的，是列方向的位线，优选情况下是由掺杂的多晶硅制成，它们位于基底的顶部，在列的方向上延伸。这种结构是在闪存的单元阵列中实现的，或者每个单元具有一个浮动栅，或者每个单元具有至少两个浮动栅。一种制造双浮动栅存储器单元阵列的过程，包括沿着字线的长度两次蚀刻字线，一次是形成开口，用于进行源极和漏极的注入以及形成导电的位线，第二次是形成各个浮动栅，它们之间有一个选择晶体管，它也用于从相邻的浮动栅擦除电荷。
文档编号H01L29/792GK1462478SQ01816073
公开日2003年12月17日 申请日期2001年9月19日 优先权日2000年9月22日
发明者杰克·H·元, 雅各布·哈斯凯尔 申请人:三因迪斯克公司