专利名称：半导体器件的结构及其制造方法
技术领域：
本发明是有关于一种半导体器件的结构及其制造方法，且特别是有关于一种可以改善器件可信度的半导体器件的结构及其制造方法。
图1所示，其绘示为公知一种半导体器件的结构剖面示意图。
请参照图1，公知半导体器件包括一基底100、一栅氧化层102、一栅极104以及一源极/漏极106。其中，栅氧化层102配置在部分基底100的表面上，栅极104配置在栅氧化层102上，而源极/漏极106配置在栅极104两侧的基底100中。
当器件的尺寸随着集成电路集成度的提高而逐渐缩小之后，半导体器件的源极/漏极的尺寸也必须随之缩小。然而，源极/漏极尺寸的缩小会造成其阻值的上升，使得器件的电流变小而导致过高的负载(Over Loading)。倘若利用增加源极/漏极的接面深度(Junction Depth)，以解决源极/漏极阻值提高的问题，不但会衍生短信道效应(ShortChannel Effect)，还容易产生接面漏电(Junction Leakage)等问题。倘若是利用高浓度的掺杂来制作浅接面的源极/漏极，以避免因接面过深而引起的短信道效应以及接面漏电等问题，则又会因固态溶解度的限制，而无法克服源极/漏极负载过高的问题。此外，在公知方法中，更有利用缩小间隙壁并形成浅接面的源极/漏极的方式以解决短信道效应，但是此种方法却容易使浅接面源极/漏极上的金属硅化物层产生无法接受的接面漏电。
本发明的另一目的是提供一种半导体器件的结构及其制造方法，以使源极/漏极的接面能作浅，进而避免产生短信道效应及接面漏电等问题。
本发明提出一种半导体器件的结构，其包括一基底、一硅化锗层(Si1-xGex)、一紧硅层(Strained Silicon Layer)、一栅氧化层、一栅极以及一源极/漏极。其中，硅化锗层配置在基底的表面上，且紧硅层配置在硅化锗层的表面上，在此，紧硅层的厚度例如是200埃～1000埃。另外，栅氧化层配置在紧硅层上，且栅极配置在栅氧化层上。而源极/漏极则是配置在栅极两侧的紧硅层中，其中源极/漏极可以是N型掺杂区或是P型掺杂区。值得注意的是，本发明的源极/漏极也可以配置在栅极两侧的紧硅层与硅化锗层中。由于本发明的半导体器件的源极/漏极配置在栅极两侧的紧硅层中，因此本发明的半导体器件的信道区配置在紧硅层中。
本发明提出一种半导体器件的制造方法，此方法首先在一基底上形成一硅化锗层，并且在硅化锗层上形成一紧硅层。其中，在基底上形成硅化锗层，以及在硅化锗层上形成紧硅层的方法例如是利用一超高真空化学气相沉积法(Ultra High Vacuum-CVD，UHV-CVD)，且此超高真空化学气相沉积法的一反应气体如是Si2H6/GeH4混合气体。而所形成的紧硅层的厚度例如是200埃～1000埃。接着，在紧硅层上形成一栅氧化层，并且在栅氧化层上形成一栅极。之后，以栅极为一植入罩幕进行一离子植入步骤，以在栅极两侧的紧硅层中形成一源极/漏极。在本发明中，此源极/漏极亦可以形成在栅极两侧的紧硅层与硅化锗层中。其中，源极/漏极中所掺杂的离子可以是N型离子或是P型离子。而由于本发明的半导体器件的源极/漏极形成在栅极两侧的紧硅层中，因此本发明的半导体器件的信道区位于紧硅层中。
本发明的半导体器件的结构及其制造方法，由于其源极/漏极形成在具有较佳导电性的紧硅层或紧硅层与硅化锗层中，因此可有效降低源极/漏极的电阻值。
本发明的半导体器件的结构及其制造方法，由于源极/漏极的电阻值可有效的降低，因此其源极/漏极的接面可以作浅，以避免短信道效应以及接面漏电等问题。
本发明的半导体器件的结构及其制造方法，非但可使器件的效能提高，而且还可以提高器件的可信度。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明。
请参照图2A，首先提供一基底200。接着，在基底200的表面上形成一硅化锗层202，之后在硅化锗层202上形成一紧硅层204。而所形成的紧硅层204的厚度例如是200埃至1000埃。
其中，形成硅化锗层202与紧硅层204的方法例如是利用一超高真空化学气相沉积法(Ultra High Vacuum-CVD，UHV-CVD)，以在基底200上磊晶成长硅化锗202层，并且在硅化锗层202上磊晶成长紧硅层204。此超高真空化学气相沉积法的一反应气体如是Si2H6/GeH4混合气体。此超高真空化学气相沉积法的一基本压力(Base Pressure)例如为2×10-10Torr，而超高真空化学气相沉积法的一沉积压力例如是小于1mTorr。另外，此超高真空化学气相沉积法的一升温梯度例如为摄氏150度/分钟。
在本发明中，由于所形成的紧硅层204会有晶格错位(LatticeMismatch)的情形，因此紧硅层204在双轴张应变(Biaxial Tensile Strain)的情形下，会使得紧硅层204的键结结构有所修饰。而且，紧硅层204的张应变可以使其所谓表面粗糙度的分散限制(Surface RoughnessScattering-Limited)获得改善。
之后，请参照图2B，在紧硅层204的表面上形成一栅氧化层206。其中，形成栅氧化层206的方法例如是一热氧化法，且所形成的栅氧化层206的厚度例如是20埃至35埃。
值得注意的是，在形成栅氧化层206的步骤中，其底部的紧硅层204会被消耗而变得较薄。而且，由于栅氧化层206形成在紧硅层204的表面，因此栅氧化层206与紧硅层204之间的接口会非常的平滑且均匀。
之后，在栅氧化层206上形成一栅极208。其中，栅极208的材质例如是多晶硅，且形成栅极208的方法例如是先在栅氧化层206上沉积一层多晶硅层之后，再图案化多晶硅层以形成栅极208。
继之，请参照图2C，在形成栅极208之后，将未被栅极208覆盖的栅氧化层206移除，而仅留下栅极208底部的栅氧化层206a。
然后，请参照图2D，在栅极208两侧的紧硅层204中形成一源极/漏极210。其中，形成源极/漏极210的方法例如是利用栅极208为一植入罩幕进行一离子植入步骤，以在栅极208两侧的紧硅层204中形成源极/漏极210。另外，本发明的源极/漏极210也可以形成在栅极208两侧的紧硅层204与硅化锗层202中(如图2E所示)。其中，对P-MOSFET器件而言，于源极/漏极210中所植入的离子例如是硼或BF2+离子，而对N-MOSFET器件而言，于源极/漏极210中所植入的离子例如是磷或砷离子。值的注意的是，倘若源极/漏极210中所植入的离子为磷或砷离子，位于硅化锗层202中的源极/漏极210较容易会有扩散的情形。而倘若源极/漏极210中所植入的离子为硼或BF2+离子，则可抑制位在硅化锗层202中的源极/漏极210扩散的情形。
特别值得一提的是，由于本发明的半导体器件的源极/漏极210配置在栅极208两侧的紧硅层204中，或是配置在栅极208两侧的紧硅层204与硅化锗层202中，因此本发明的半导体器件的信道区212位于紧硅层204中。
另外，由于形成在较松散的硅化锗层202上的紧硅层204会有晶格错位的情形，因此紧硅层204在双轴张应变(Biaxial Tensile Strain)的情形下，会使得紧硅层204的键结结构有所修饰。因此，紧硅层204非但有增进传输载子的能力，而且紧硅层204的张应变还可改善所谓表面粗糙度的分散限制。因此，形成在硅化锗层202表面上的紧硅层204具有可提高电子移动率以及减少声子分散(Phonon Scattering)等功效。在本发明的半导体器件中，由于源极/漏极210形成在紧硅层204中，且其信道区212亦位于紧硅层中204，因此，本发明的半导体器件非但可使器件驱动电流提高，而且还可增进器件的效能。
除此之外，由于硅化锗层202的导电性以及紧硅层204的电子移动率都较传统硅基底佳，因此本发明的源极/漏极210的电阻值可以有效的降低。而由于的源极/漏极210的电阻值可以有效的降低，因此源极/漏极的接面可以作浅，以避免短信道效应以及接面漏电等问题。如此一来，非但器件的效能可以提高，而且还可以提高器件的可信度。因此，本发明的具有紧硅层的半导体器件，在次-0.1微米(Sub-0.1μm)的CMOS技术中为一种相当具潜力的器件结构设计。
综合以上所述，本发明具有下列优点1、本发明的半导体器件的结构及其制造方法，由于其源极/漏极形成在具有较佳导电性的紧硅层或紧硅层与硅化锗层中，因此可以有效降低源极/漏极的电阻值。
2、本发明的半导体器件的结构及其制造方法，由于源极/漏极的电阻值可有效的降低，因此其源极/漏极的接面可以作浅，以避免短信道效应以及接面漏电等问题。
3、本发明的半导体器件的结构及其制造方法，非但可使器件的效能提高，而且还可以提高器件的可信度。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种半导体器件的结构，其特征在于包括一基底；一硅化锗层，配置在该基底上；一紧硅层，配置在该硅化锗层的表面上；一栅氧化层，配置在部分该紧硅层上；一栅极，配置在该栅氧化层上；一源极/漏极，配置在该栅极两侧的该紧硅层中。
2.如权利要求1所述的半导体器件的结构，其特征在于其中该源极/漏极配置在该栅极两侧的该紧硅层与该硅化锗层中。
3.如权利要求1所述的半导体器件的结构，其特征在于其中该紧硅层的厚度为200埃～1000埃。
4.如权利要求1所述的半导体器件的结构，其特征在于其中该源极/漏极为一N型掺杂区。
5.如权利要求1所述的半导体器件的结构，其特征在于其中该源极/漏极为一P型掺杂区。
6.如权利要求1所述的半导体器件的结构，其特征在于其中该栅氧化层的厚度为20埃～35埃。
7.如权利要求1所述的半导体器件的结构，其特征在于其中该栅极的材质包括多晶硅。
8.一种半导体器件的制造方法，其特征在于包括在一基底上形成一硅化锗层；在该硅化锗层上形成一紧硅层；在该紧硅层上形成一栅氧化层；在该栅氧化层上形成一栅极；在该栅极两侧的该紧硅层中形成一源极/漏极。
9.如权利要求8所述的半导体器件的制造方法，其特征在于其中该源极/漏极形成在该栅极两侧的该紧硅层与该硅化锗层中。
10.如权利要求8所述的半导体器件的制造方法，其特征在于其中该紧硅层的厚度为200埃～1000埃。
11.如权利要求8所述的半导体器件的制造方法，其特征在于其中在该基底上形成该硅化锗层以及在该硅化锗层的表面形成该紧硅层的方法包括—超高真空化学气相沉积法。
12.如权利要求11所述的半导体器件的制造方法，其特征在于其中该超高真空化学气相沉积法的一反应气体包括Si2H6/GeH4混合气体。
13.如权利要求11所述的半导体器件的制造方法，其特征在于其中该超高真空化学气相沉积法的一基本压力为2×10-10Torr。
14.如权利要求11所述的半导体器件的制造方法，其特征在于其中该超高真空化学气相沉积法的一沉积压力小于1mTorr。
15.如权利要求11所述的半导体器件的制造方法，其特征在于其中该超高真空化学气相沉积法的一升温梯度为摄氏150度/分钟。
16.如权利要求8所述的半导体器件的制造方法，其特征在于其中形成该源极/漏极的方法包括以该栅极为一植入罩幕进行一离子植入步骤，而形成该源极/漏极。
17.如权利要求8所述的半导体器件的制造方法，其特征在于其中该源极/漏极中所掺杂的离子包括砷离子或磷离子。
18.如权利要求8所述的半导体器件的制造方法，其特征在于其中该源极/漏极中所掺杂的离子包括硼离子或BF2+离子。
19.如权利要求8所述的半导体器件的制造方法，其特征在于其中形成该栅氧化层的方法包括利用一热氧化法以在该紧硅层的表面上形成厚度为20埃～35埃的该栅氧化层。
全文摘要
一种半导体器件的结构及其制造方法，此结构包括一基底；一硅化锗层，配置在基底上；一紧硅层，配置在硅化锗层的表面上；一栅氧化层，配置在部分紧硅层上；一栅极，配置在栅氧化层上；以及一源极/漏极，配置在栅极两侧的紧硅层中。
文档编号H01L21/336GK1476102SQ0213053
公开日2004年2月18日 申请日期2002年8月14日 优先权日2002年8月14日
发明者黄文信, 张国华 申请人:旺宏电子股份有限公司