专利名称：非易失半导体存储器及其制造方法
技术领域：
本发明涉及非易失半导体存储器及其制造方法。更加具体来说，本发明涉及一种通过俘获存储由形成在半导体基片和栅极之间的栅绝缘膜中的电子而存储信息的非易失半导体存储器，以及制造这种非易失半导体存储器的方法。
背景技术：
现在存在有这样的非易失半导体存储器，其通过在具有电荷俘获能力的绝缘膜中局部的俘获电子而执行信息读取和写入。在最近几年，已经从常规的非易失半导体存储器开发出在每个存储单元中存储两位信息的非易失半导体存储器。
图23A和23B示出一种常规的非易失半导体存储器的一个例子。图23A为在写入操作中该常规的非易失半导体存储器的截面示图，以及图23B为相同的存储器在读取操作中的截面视图。
非易失半导体存储器200具有一对形成在p型硅半导体基片201的表面区域上的杂质扩散层202和203。杂质扩散层202和203作为非易失半导体存储器200的源极和漏极。一个栅绝缘膜204形成在p型硅半导体基片201的上方，并且一个栅极205形成在栅绝缘膜204上。
栅绝缘膜204具有三层结构，其中按次序叠加由氧化硅膜制成的第一绝缘膜204a、由氮化硅膜所制成的电荷俘获膜204b、以及由氧化硅膜所制成的第二绝缘膜204c。
对于该非易失半导体存储器200，通过在形成于处于合理电压的杂质扩散层202和203附近的电荷俘获膜204b中形成的电荷俘获区内局部地俘获电子而执行信息写入和读取。在图23A和23B中，左位区(bitregion)206和右位区207被示出为电荷俘获区。非易失半导体存储器200可以分别在左位区206和右位区207中写入和读取一位数据，总共为两位。
为了在非易失半导体存储器200的左位区206中写入信息，5V的电压被施加到杂质扩散区202，0V的电压被施加到杂质扩散区203，并且大约5V的电压被施加到栅极205。由此，在杂质扩散层202和203之间形成一个反转层208a，如图23A中所示，在杂质扩散层202的附近产生的沟道热电子被在左位区206中俘获，跳过第一绝缘膜204a。
为了从左位区206读取信息，与信息写入电压相反的电压被施加到杂质扩散层202和203。例如，0V的电压被施加到杂质扩散层202，并且2V的电压被施加到杂质扩散层203。大约5V的电压被施加到栅极205。
如果在左位区206中俘获电子，则反转层208b由于所俘获电子的影响而被阻断，如图23B中所示，并且电流不在杂质扩散层202和203之间流动。
如果电子不被在左位区206中俘获，则在右位区207中俘获的电子不会对从左位区206读取信息的操作具有影响。这是因为，如果电子被在右位区207中俘获，则反转层208b部分地消失在杂质扩散层203的附近，但是影响范围比沟道长度更窄，并且对电流的影响如此之小以至于可以忽略。另一方面，如果电子不被在右位区207中俘获，则反转层208b不会消失，并且对应于所施加电压的电流在杂质扩散层202和203之间流动。
在同样应用于左位区206和右位区207的上述电子保持条件被反转的情况。
在最近几年，对高性能和高可靠性的各种具有上述结构的非易失半导体存储器的更小的半导体器件的需求增加。
但是，当沟道长度随着每个半导体器件的尺寸减小而缩短时，电荷俘获区域长度与沟道长度的比值变大。该事实造成一个问题，即当要从一个位区读取信息时，不能够忽略在另一个位区中的被俘获电子的影响。
图24A和24B示出一种常规的小尺寸非易失半导体存储器的一个例子。图24A示出反转层部分地消失的一种情况，以及图24B示出在位区的位置处造成偏移的情况。
在非易失半导体存储器300中，随着沟道长度的缩短，形成在电荷俘获膜301中的左位区302和右位区303之间的距离缩短。
在图24A和24B中所示的情况中，当电子不被在左位区302中俘获而是在右位区303中俘获时，信息要被从非易失半导体存储器300的左位区302读取。
在这种情况中，由于由所俘获电子产生的负电场，沟道区的反转层304在右位区303的附近部分地消失，如图24A所示。随着沟道长度变短，反转层304的消失部分与沟道长度的比率变大。结果，在从左位区302读取信息时，杂质扩散层305和306之间的电流大大地减小，并且不能够执行精确的读取操作。
在该常规结构中，电荷俘获膜301形成在沟道区的整个区域上。因此，当在读取时的漏极电压或栅极电压发生改变，则保存电子的右位区303可能向着左位区302偏移，如图24B中所示。结果，有效沟道长度变短。当作为电荷俘获区的位区随着沟道长度的进一步减小而变短时，该问题变得更加显著。由于与图24A的情况相同的原因，该问题导致不精确的读取操作。
为了解决上述问题，在从左位区302读取信息时，反转层304可能被从右位区304的前方除去，从而可以使该消失的影响最小化。但是，由此需要把高电压施加到源极和漏极或栅极。结果，产生沟道热电子。当这些电子被在电荷俘获膜301中俘获时，可能在读取时执行不精确的读取。
并且，上述问题可以通过减小要被在电荷俘获区俘获的电子量而缩窄电荷俘获区而解决例如，在电子被在左位区302中俘获而不是在右位区303中俘获的情况中，随着所俘获电子量变小，在左位区302附近的一部分反转层304不会在从左位区读取信息时完全消失。这种情况导致仍然具有电流通过的问题。
发明内容
考虑到上文所述，本发明的一个目的是提供一种小尺寸的非易失半导体存储器以及制造该非易失半导体存储器的方法，该非易失半导体存储器尽管尺寸小，但是可以执行稳定和可靠的操作。
本发明的上述目的通过一种非易失半导体存储器而实现，其在形成于半导体基片和栅极之间的栅绝缘膜中具有电荷俘获区域。该非易失半导体存储器包括在具有凸起的半导体基片上的栅绝缘膜。在该栅绝缘膜中，该电荷俘获区域形成在该凸起的侧壁附近。
本发明的上述目的还通过一种制造非易失半导体存储器的方法而实现，该非易失半导体存储器在形成于一个半导体基片和一个栅极之间的栅绝缘膜中具有电荷俘获区域。该方法包括如下步骤在作为第一导电部件的半导体基片中形成凹槽；在该凹槽的下表面上形成作为第二导电部件的杂质扩散层；以及在形成有该杂质扩散层的半导体基片上形成该栅绝缘膜。该栅绝缘膜包括一个电荷俘获膜，其中形成该电荷俘获区域。
本发明的上述目的还通过一种制造非易失半导体存储器的方法而实现，该非易失半导体存储器在形成于一个半导体基片和一个栅极之间的栅绝缘膜中具有电荷俘获区域。该方法包括如下步骤在作为第一导电部件的半导体基片中形成作为第二导电部件的杂质扩散层；在形成有该杂质扩散层的半导体基片中形成一个凹槽；以及在形成有该凹槽的半导体基片上形成该栅绝缘膜。该栅绝缘膜包括一个电荷俘获膜，其中形成该电荷俘获区域。
从下文结合说明本发明的优选实施例的附图进行的描述中，本发明的上述和其他目的、特点和优点将变得更加清楚。
图1为根据本发明第一实施例的非易失半导体存储器的平面视图；
图2为沿着图1的线A-A截取的半导体存储器的截面视图。
图3为沿着图1的线B-B截取的非易失半导体存储器的截面视图。
图4示出根据第一实施例的非易失半导体存储器件的电路结构的一个例子。
图5A示出根据第一实施例的非易失半导体存储器件的写入操作。
图5B示出根据第一实施例的非易失半导体存储器的读取操作。
图5C示出根据第一实施例的非易失半导体存储器的擦除操作。
图6A为根据第一实施例在非易失半导体存储器的第一离子注入步骤中的非易失半导体存储器的截面视图。
图6B为在根据第一实施例的方法中在凸起形成步骤中的非易失半导体存储器的截面视图。
图6C为在根据第一实施例的方法中在第二离子注入步骤中的非易失半导体存储器的截面视图。
图7A为在根据第一实施例的方法中在杂质扩散层形成步骤中的非易失半导体存储器的截面视图。
图7B为在根据第一实施例的方法中在栅极绝缘膜中的非易失半导体存储器的截面视图。
图7C为在根据第一实施例的方法中在栅极绝缘膜形成步骤中的非易失半导体存储器的截面视图。
图8A为在根据本发明第二实施例的非易失半导体存储器制造方法中在杂质扩散层形成步骤中的非易失半导体存储器的截面视图。
图8B为在根据第二实施例的方法中的栅极绝缘膜形成步骤中的非易失半导体存储器的截面视图。
图8C为在根据第二实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图9A为在根据本发明第三实施例的非易失半导体存储器制造方法中的形成第一绝缘膜和电荷俘获膜的步骤中的非易失半导体存储器的截面视图。
图9B为在根据第三实施例的方法中的氧化膜形成步骤中的非易失半导体存储器的截面视图。
图9C为在根据第三实施例的方法中的在第一氧化膜除去步骤中的非易失半导体存储器的截面视图。
图9D为在根据第三实施例的方法中的电荷俘获膜除去步骤中的非易失半导体存储器的截面视图。
图10A为在根据第三实施例的方法中的第二氧化膜除去步骤中的非易失半导体存储器的截面视图。
图10B为在根据第三实施例的方法中的栅绝缘膜形成步骤中的非易失半导体存储器的截面视图。
图10C为在根据第三实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图11A为在根据本发明第四实施例的非易失半导体存储器制造方法中的栅绝缘膜除去步骤中的非易失半导体存储器的截面视图。
图11B为在根据本发明第四实施例的方法中的形成上表面绝缘膜和下表面绝缘膜的步骤中的非易失半导体存储器的截面视图。
图11C为在根据第四实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图12A为在根据本发明第五实施例的非易失半导体存储器制造方法中的栅绝缘膜除去步骤中的非易失半导体存储器的截面视图。
图12B为在根据本发明第五实施例的方法中的形成上表面绝缘膜和下表面绝缘膜的步骤中的非易失半导体存储器的截面视图。
图12C为在根据第五实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图13示出根据本发明第六实施例的非易失半导体存储器的一个例子。
图14A示出根据第六实施例的非易失半导体存储器的写入操作。
图14B示出根据第六实施例的非易失半导体存储器的读取操作。
图14C示出根据第六实施例的非易失半导体存储器的擦除操作。
图15A为在根据第六实施例的非易失半导体存储器的制造方法的杂质扩散层形成步骤中的非易失半导体存储器的截面视图。
图15B为在根据第六实施例的方法中的在凸起形成步骤中的非易失半导体存储器的截面视图。
图15C为在根据第六实施例的离子注入步骤中的非易失半导体存储器的截面视图。
图16A为在根据第六实施例的方法中的栅绝缘膜形成步骤中的非易失半导体存储器的截面视图。
图16B为在根据第六实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图17A为在根据本发明第七实施例的非易失半导体存储器制造方法中的形成杂质扩散层和上表面绝缘膜的步骤中的非易失半导体存储器的截面视图。
图17B为在根据第七实施例的方法中的凸起形成步骤中的非易失半导体存储器的截面视图。
图17C为根据第七实施例的方法中的栅绝缘膜形成步骤中的非易失半导体存储器的截面视图。
图17D为在根据第七实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图18A为在根据本发明第八实施例的非易失半导体存储器制造方法中的形成第一绝缘膜和电荷俘获膜的步骤中的非易失半导体存储器的截面视图。
图18B为在根据第八实施例的方法中的氧化膜形成步骤中的非易失半导体存储器的截面视图。
图18C为在根据第八实施例的方法中的第一氧化膜除去步骤中的非易失半导体存储器的截面视图。
图18D为在根据本发明第八实施例的方法中的电荷俘获膜除去步骤中的非易失半导体存储器的截面视图。
图19A为在根据第八实施例的方法中的第二氧化膜除去步骤中的非易失半导体存储器的截面视图。
图19B为在根据第八实施例的方法中的栅绝缘膜形成步骤中的非易失半导体存储器的截面视图。
图19C为在根据第八实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图20A为在根据本发明第九实施例的非易失半导体存储器制造方法中的栅绝缘膜除去步骤中的非易失半导体存储器的截面视图。
图20B为在根据第九实施例中的形成上表面绝缘膜和下表面绝缘膜的步骤中的非易失半导体存储器的截面视图。
图20C为在根据第九实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图21A为在根据本发明第十实施例的非易失半导体存储器制造方法中的栅绝缘膜除去步骤中的非易失半导体存储器的截面视图。
图21B为根据第十实施例的方法中的形成上表面绝缘膜和下表面绝缘膜的步骤的非易失半导体存储器的截面视图。
图21C为在根据第十实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图22A为在根据本发明第十一实施例的非易失半导体存储器制造方法中的凹槽形成步骤中的非易失半导体存储器的截面视图。
图22B为在根据第十一实施例的方法中的栅绝缘膜形成步骤中的非易失半导体存储器的截面视图。
图22C为在根据第十一实施例的方法中的多酸层形成步骤中的非易失半导体存储器的截面视图。
图23A为在写入操作中的常规半导体存储器的一个例子。
图23B示出在读取操作中的常规半导体存储器。
图24A示出反转层部分消失的常规小尺寸非易失半导体存储器的一个例子。
图24B示出在位区的位置造成偏移的常规小尺寸非易失半导体存储器的一个例子。
具体实施例方式
下面参照附图详细描述本发明的实施例。
首先，描述本发明的第一实施例。
图1为根据本发明第一实施例的非易失半导体存储器的平面视图。图2为沿着图1的线A-A截取的非易失半导体存储器的截面视图。图3为沿着图1的线B-B截取的非易失半导体存储器的截面视图。
如图1中所示，非易失半导体存储器10具有栅极11和杂质扩散层12a和12b。杂质扩散层12a和12b作为源极和漏极，并且与栅极11相交为直角。
如图2中所示，非易失半导体存储器10包括一个p型硅半导体基片15，其具有置于两个凹槽13a和13b之间的凸起14。杂质扩散层12a和12b分别形成在凹槽13a和13b的下表面上。栅绝缘膜16形成在p型硅半导体基片15上。该栅绝缘膜16具有三层结构，其中按次序地叠加由氧化硅膜制成的第一绝缘膜16a、由氮化硅膜所制成的电荷俘获膜16b以及由氧化硅膜制成的第二绝缘膜16c。栅极11形成在栅绝缘膜16上。在非易失半导体存储器10中，p型硅半导体基片15的凸起14作为该沟道区。
在沿着图1的线A-A截取的图2的截面视图中所示的非易失半导体存储器10中，栅极11形成在构成被连续地设置在图1的横向方向上的存储单元的栅绝缘膜16上。在沿着图1的线B-B截取的图3的截面视图中，构成被设置在图1的纵向方向上的存储单元的栅极11相互电独立。
在非易失半导体存储器10中，在写入信息时，通过施加预定的电压，电荷俘获区(位区)形成在电荷俘获膜16b中的凸起14的侧壁部分处(包括侧壁及其附近)。非易失半导体存储器10具有两个位区在杂质扩散层12a侧上的左位区17a，在杂质扩散层12b侧上的右位区17b，如图2中所示。在非易失半导体存储器10中，执行两位信息的读取和写入。更加具体来说，在每个左位区17a和右位区17b中执行一位信息的读取和写入。
图4示出非易失半导体存储器的电路结构的一个例子。
该非易失半导体存储器的电路包括存储单元阵列、行解码器、列解码器、读出放大器、参考电流产生电路(未示出)、输入-输出电路(未示出)以及控制电路(未示出)。
存储单元阵列包括多个存储单元M00、M01、...、Mnn。每个存储单元M00、M01、...、Mnn具有两个位区左位区和右位区。
每个存储单元M00、M01、...的栅极以及源极和漏极分别连接到字线WL0、WL1、...、以及位线BL0、BL1、...。例如，存储单元M00的栅极连接到字线WL01，并且存储单元M00的源极和漏极连接到位线BL0和BL1。
通过把预定电压经字线和位线施加到栅极11和作为源极和漏极的杂质扩散层，而执行要在图1中所示的非易失半导体存储器10中执行的信息读取和写入操作。
图5A至5C示出根据本发明第一实施例的非易失半导体存储器的操作。图5A示出写入操作，图5B示出读取操作，以及图5C示出擦除操作。在图5A和5B中，在右位区17b中俘获电子。
首先，将描述在右位区17b中写入信息的情况。在这种情况中，要被施加到作为源极的杂质扩散层12a的电压被设置为0V，以及要被施加到作为漏极的杂质扩散层12b的电压被设置为大约5V，从而在源极和漏极之间产生电势差。然后把大约10V的高电压施加到栅极11。由此，在杂质扩散层12a和12b之间形成反转层18a，如图5A中所示。在杂质扩散层12b附近产生的沟道热电子的电子然后被在右位区17b中俘获，跳过(skipping)第一绝缘膜16a。
在从右位区17b中读取信息的情况中，与写入情况中的电压相反的电压被施加到源极和漏极，更加具体来说，2V的电压被施加到作为漏极的杂质扩散层12a，以及0V的电压被施加到被作为源极的杂质扩散层12b。由此，在杂质扩散层12a和12b之间形成反转层18b。
如果在此时电子被在右位区17b中俘获，由于由所俘获电子所产生的负电场，则反转层18b不形成在右位区17b的附近，如图5B中所示，结果，电流不流过源极和漏极之间。另一方面，如果电子不被在右位区17b中俘获，反转层18b也形成在右位区17b的附近，并且电流流过源极和漏极之间，但是这种情况没有在图中示出。按照这种方式，非易失半导体存储器10可以根据电子是否被在电荷俘获区中俘获，而存储一位信息。
按照与右位区17b的情况相同的方式，可以对左位区17a执行信息读取和写入。由此，施加与在右位区17b上执行信息读取和写入操作所施加电压相反的电压。
在擦除已经写入在电荷俘获区中的信息的情况中，大约-10V的负高电压被施加到栅极11，并且大约10V的正高电压被施加到p型硅半导体基片15。由此，在右位区17b中俘获的电子被从右位区17b中除去，并且通过FN隧道导入p型硅半导体基片15，如图5C中所示。在此，施加到源极和漏极的电压为开路电压或0V。在从左位区17a擦除信息的情况中，应当执行与上文所述相同的处理。
在擦除信息的另一种方法中，大约-10V的负高电压被施加到栅极11，并且大约5V的正电压被施加到杂质扩散层12b。按照这种方式，由于电压施加的结果，一个耗尽层形成在杂质扩散层12b的附近，并且在此产生的空穴被导入到右位区17b，以中和该电荷俘获区。在此，施加到杂质扩散层12a的电压为开路电压或0V。
当在左位区17a中写入的信息被按照上述方式擦除时，大约-10V的负高电压被施加到栅极11，并且大约5V的正电压被施加到杂质扩散层12a。所产生的空穴然后被导入到左位区17a，以中和电荷俘获区。
当同时擦除在左位区17a中写入的信息和在右位区17b中写入的信息时，负高电压应当被施加到栅极11上，并且正电压应当被施加到杂质扩散层12a和12b上。
如上文所述，一个凸起沟道区隔着栅绝缘膜16形成在具有栅极11的非易失半导体存储器10中的p型硅半导体基片15上。然后，该电荷俘获区形成在p型硅半导体基片15的凸起14的侧壁中的栅绝缘膜16内。相应地，即使器件尺寸变得更小，也可以保持有效沟道长度。因此，可以容易地实现器件尺寸的减小，并且可以获得具有高可靠性的非易失半导体存储器。
接着，将描述制造具有上述结构的非易失半导体存储器10的方法。
图6A至7C示出制造根据本发明第一实施例的非易失半导体存储器的方法。更加具体来说，图6A为在第一离子注入步骤中的非易失半导体存储器的截面视图。图6B为在凸起形成步骤中非易失半导体存储器的截面视图。图6C为在第二离子注入步骤中非易失半导体存储器的截面视图。图7A为在杂质扩散层形成步骤中非易失半导体存储器的截面视图。图7B为在栅绝缘膜形成步骤中非易失半导体存储器的截面视图。图7C为在多酸(polycide)层形成步骤中非易失半导体存储器的截面视图。
首先，在p型硅半导体基片15上形成一个预定的阱，并且在外围电路区域中执行器件隔离(未示出)。
接着，通过现有的离子注入技术，作为p型杂质的硼(B)被注入到p型硅半导体基片15的整个表面上，如图6A中所示，利用30KeV至90KeV的加速能量执行离子注入，并且离子的剂量大约为5×1011离子/cm2至5×1012离子/cm2。
接着，通过现有的光刻技术，把光刻胶19形成在p型硅半导体基片15上，如图6B中所示。然后，以光刻胶19作为掩膜，通过蚀刻技术有选择地除去p型硅半导体基片15，从而形成凹槽10a和10b。结果，凸起14出现在p型硅半导体基片15中。
凹槽13a和13b分别具有大约0.3微米的宽度和大约0.15微米的深度。但是该宽度和深度仅仅是一个例子，并且可以随着要被形成的非易失半导体存储器的所施加电压范围和所需数据保持能力而改变。
通过现有的离子注入技术，以光刻胶19作为掩膜，把硼离子注入到处于倾斜状态的p型硅半导体基片15上。利用30KeV至90KeV的加速能量执行离子注入，并且硼离子的剂量大约为5×1011离子/cm2至5×1012离子/cm2。
以光刻胶19作为掩膜，利用大约50KeV的加速能量注入作为n型杂质的砷(As)离子，如图7A中所示，在此砷离子的剂量大约为1×1015离子/cm2至5×1015离子/cm2。按照这种方式，形成作为存储单元的源极和漏极以及位线的杂质扩散层12a和12b。
然后除去光刻胶19，并且通过现有的热氧化技术在暴露的p型硅半导体基片15上形成大约10nm厚的氧化硅膜，如图7B中所示。按照这种方式，形成第一绝缘膜16a。
在第一绝缘膜16a上，通过现有的CVD(化学汽相淀积)技术形成单元10nm厚的氮化硅膜，以形成电荷俘获膜16b。
在此之后，在900-950℃的温度下在氧气环境中，通过现有的热氧化技术对电荷俘获膜16b的上部执行30-60分钟的热处理。结果，电荷俘获膜16b的10nm上部被氧化，并且形成第二绝缘膜16c。
按照这种方式，形成具有由第一绝缘膜16a、电荷俘获膜16b和第二绝缘膜16c所构成的三层结构的栅绝缘膜16。
接着通过现有的CVD方法在整个表面上形成多酸层11a，如图7C中所示。通过形成包含大约2×1020原子/cm3至6×1020原子/cm3的磷(P)的大约300nm厚的多晶硅膜以及形成大约200nm厚的硅化钨膜，而执行该多酸层11a的形成。
然后通过现有的光刻技术和蚀刻技术处理该多酸层11a，以形成如图1至3中所示的栅极11。在此之后，通过现有的热扩散技术执行杂质激活热处理，以对杂质扩散层12a和12b执行扩散和激活。
最后，接触孔(未示出)被打开，并且设置金属布线。
在上述说明中，执行图6A和6C中所示的硼离子的离子注入，以调节作为沟道区域的凸起14中的杂质浓度。因此，在需要时可以执行这些步骤，并且该步骤的次序不限于上文所述。例如，图6A中所示的离子注入步骤可以在形成图7B中所示的栅绝缘膜16之后执行。
在下文中，将参照附图描述作为第一实施例的变型的本发明的第二至第五实施例。
首先，将描述第二实施例。
图8A至8C示出制造根据第二实施例的非易失半导体存储器的方法。图8A为在杂质扩散层形成步骤中非易失半导体存储器的截面视图。图8B为在栅绝缘膜形成步骤中非易失半导体存储器的截面视图。图8C为在多酸(polycide)层形成步骤中非易失半导体存储器的截面视图。在图8A至8C中，与图6A至7C相同的部件由与图6A至7C相同的参考标号所表示。
首先，在p型硅半导体基片15上形成一个预定的阱，并且在外围电路区域中执行器件隔离，但是该步骤未在图中示出。
接着，通过现有的热氧化技术在p型硅半导体基片15上形成大约15nm厚的氧化硅膜，从而上表面绝缘膜21被形成为第三绝缘膜，如图8A所示。
在形成上表面绝缘膜21之后，执行基本上与第一实施例相同的处理。更加具体来说，通过现有的光刻技术在p型硅半导体基片15上形成光刻胶19。以光刻胶19作为掩膜，通过蚀刻技术部分地除去上表面绝缘膜21和p型硅半导体基片15，以形成凹槽13a和13b以及凸起14。
以光刻胶19作为掩膜，以大约5KeV的加速能量注入砷离子。在此，砷离子的剂量大约为1×1015离子/cm2至5×1015离子/cm2。结果，形成杂质扩散层12a和12b。
然后除去光刻胶19，并且通过现有的热氧化技术在暴露的p型硅半导体基片15上形成大约10nm厚的氧化硅膜，以形成第一绝缘膜16a，如图8B中所示。
然后通过现有的CVD技术在第一绝缘膜16a上形成大约10nm厚的氮化硅膜，以形成电荷俘获膜16b。
在此之后，通过现有的热氧化技术，在900至950℃的氧气环境中对电荷俘获膜16b的上部进行30至60分钟的热处理。结果，电荷俘获膜16b的10nm上部被氧化，并且形成第二绝缘膜16c。
按照这种方式，在凸起14上的表面部分形成按次序叠加上表面绝缘膜21、电荷俘获膜16b和第二绝缘膜16c的三层结构。除了凸起14上的表面部分之外的其它部分(即，凸起14的侧壁部分和在杂质扩散层12a和12b上的表面部分)具有与第一实施例相同的三层结构，其中按次序叠加第一绝缘膜16a、电荷俘获膜16b和第二绝缘膜16c。
按照与第一实施例相同的方式执行随后的步骤。更加具体来说，通过CVD技术在整个表面上形成多晶硅膜和硅化钨膜而执行多酸层11a的形成。在处理多酸层11a之后，杂质扩散层12a和12b被激活。最后，接触孔(未示出)被打开，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，在凸起14的上表面上的上表面绝缘膜21的膜厚比第一绝缘膜16a的膜厚大凸起14侧壁的厚度。相应地，在凸起14的沟道区中，可以禁止电子跳过上表面绝缘膜21，并且被在电荷俘获膜16b中俘获。另外，电子被凸起14的侧壁有选择地俘获在电荷俘获膜16b中。按照这种方式，可以精确地执行用于在电荷俘获膜16b中形成的电荷俘获区域的位置控制，从而可以通过凸起的侧壁精确的定位电荷俘获区。因此，可以获得执行稳定和高度可靠的操作的非易失半导体存储器。
接着，将描述本发明的第三实施例。在第三实施例中，执行与图6A至6C以及图7A中所示的第一实施例中的步骤相同的步骤。下面将描述要在图7A所示的步骤之后执行的步骤。
图9A至10C为根据第三实施例的非易失半导体存储器的截面示图，示出制造该非易失半导体存储器的方法。更加具体来说，图9A示出形成第一绝缘膜和电荷俘获膜的步骤。图9B示出氧化膜形成步骤。图9C示出第一氧化膜除去步骤。图9D示出电荷俘获膜除去步骤。图10A示出第二氧化膜除去步骤。图10B示出栅绝缘膜形成步骤。图10C示出多酸层形成步骤。在图9A至10C中，与图6A至7C中所示相同的部件由与图6A至7C中相同的参考标号所表示。
在除去图7A所示的光刻胶19之后，通过现有的热氧化技术，在暴露的p型硅半导体基片15上形成大约10nm厚的氧化硅膜，以形成第一绝缘膜16a，如图9A中所示。然后，通过现有的CVD技术在第一绝缘膜16a上形成大于10nm厚的氮化硅膜，以形成电荷俘获膜16b。
接着通过现有的CVD技术在整个表面上形成大约500nm厚的氧化膜31，如图9B中所示。
然后，以电荷俘获膜16b的氮化硅膜作为阻挡层，通过现有的CMP(化学机械抛光)技术除去氧化膜31，从而暴露电荷俘获膜16b，如图9C中所示。
接着使用磷酸溶液通过现有的蚀刻技术除去电荷俘获膜16b的暴露部分，如图9D中所示。
接着使用氟化氢溶液通过现有的蚀刻技术除去在凹槽13a和13b内部的氧化膜31，如图10A所示。
通过现有的热氧化技术，把大约20nm厚的氧化硅膜形成暴露的p型硅半导体基片15上，从而在凸起14的上表面上形成一个上表面绝缘膜32作为第四绝缘膜，如图10B所示。与此同时，剩余的电荷俘获膜16b的上部被部分地氧化以形成由大约2nm-5nm厚的氧化硅膜所制成的第二绝缘膜16c。相应地，随着上表面绝缘膜32形成在凸起14的上表面上，除了凸起14的上表面区域之外的部分具有第一绝缘膜16a、电荷俘获膜16b和第二绝缘膜16c所构成的三层结构。
按照与根据第一实施例的方法相同的方式执行第三实施例的方法中的后续步骤。更加具体来说，在形成和处理多酸层11a之后，杂质扩散层12a和12b被激活，如图10C中所示。最后，接触孔(未示出)被打开，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，电荷俘获膜16b不存在于凸起14的上表面上。相应地，在沟道区中的电子被有选择地俘获于凸起14侧壁附近的电荷俘获膜16b中。按照这种方式，通过上述方法，可以精确地执行用于电荷俘获区域的位置控制。因此，可以获得执行稳定和高度可靠操作的非易失半导体存储器。
并且，上表面绝缘膜32可以形成为所需的厚度，以设置所需的阈值。
接着，将描述本发明的第四实施例。在第四实施例中，执行与图6A至7B中所示的第一实施例的方法相同的步骤。下面将描述在图7B中所示步骤之后执行的步骤。图11A至11C示出根据第四实施例的制造非易失半导体存储器的方法。更加具体来说，图11A为在栅绝缘膜除去步骤中非易失半导体存储器的截面视图。图11B为在形成上表面绝缘膜和下表面绝缘膜的步骤中的非易失半导体存储器的截面视图。图11C为在多酸层形成步骤中非易失半导体存储器的截面视图。在图11A至11C中，与图6A至7C中所示相同的部分由与图6A至7C相同的参考标号所表示。
通过现有的蚀刻技术蚀刻图7B中所示的栅绝缘膜16，从而p型硅半导体基片15的整个表面被暴露，如图11A中所示。结果，仅仅凸起14侧壁的部分具有由第一绝缘膜16a、电荷俘获膜16b和第二绝缘膜16c所构成的三层结构。
接着，通过现有的热氧化技术，在暴露的p型硅半导体基片15上形成大约20nm厚的氧化硅膜，如图11B中所示。结果，一个上表面绝缘膜41形成在凸起14的上表面上，并且下表面绝缘膜42a和42b形成在凹槽13a和13b的下表面上。上表面绝缘膜41和下表面绝缘膜42a和42b分别作为第四绝缘膜。
后续步骤与第一实施例的方法中的步骤相同。更加具体来说，形成和处理多酸层11a，并且激活杂质扩散层12a和12b，如图11C中所示。最后，打开接触孔(未示出)，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，电荷俘获膜16b存在于凸起14的侧壁上。同时，具有比三层结构更小的电容量的下表面绝缘膜42a和42b形成在杂质扩散层12a和12b的上表面上。相应地，在通过图1至3中所示的多酸层11a形成的栅极11和作为源极和漏极的杂质扩散层12a和12b之间的寄生电容被减小。因此，可以获得执行高速和稳定操作的非易失半导体存储器。
并且，由于电荷俘获膜16b不存在于凸起14的上表面上，因此电子被有选择地在凸起14的侧壁附近的电荷俘获膜16b中被俘获，并且可以执行用于电荷俘获区的精确位置控制。
接着，将描述本发明的第五实施例。在第五实施例中，直到图8B所示的步骤为止，按照与第二实施例相同的方式形成非易失半导体存储器。下面将描述在图8B中所示的步骤之后执行的步骤。
图12A至12C示出根据第五实施例制造非易失半导体存储器的方法。更加具体来说，图12A为在栅绝缘膜除去步骤中的非易失半导体存储器的截面视图。图12B为在形成上表面绝缘膜和下表面绝缘膜的步骤中的非易失半导体存储器的截面示图。图12C为在多酸膜形成步骤中非易失半导体存储器的截面示图。在图12A至12C中，与图8A至8C所示相同的部分由与图8A至8C相同的参考标号所表示。
在图8B中所示的栅绝缘膜形成步骤之后，通过现有的蚀刻技术在整个表面上进行蚀刻，直到p型硅半导体基片15暴露出来为止，如图12A中所示。结果，仅仅凸起14的侧壁部分具有由第一绝缘膜16a、电荷俘获膜16b和第二绝缘膜16c所构成的三层结构。在此，被形成为第三绝缘膜的大约5nm的上表面绝缘膜21被保留在凸起14的上表面上。
接着，通过现有的热氧化技术，在暴露的p型硅半导体基片15上形成20nm厚的氧化硅膜，如图12B中所示。在此时，上表面绝缘膜21也被部分地氧化，结果，一个上表面绝缘膜51作为第四绝缘膜形成在凸起14的上表面上。并且，下表面绝缘膜52a和52b被形成为在凹槽13a和13b的下表面上的第四绝缘膜。
按照与第二实施例相同的方式执行后续步骤。更加具体来说，形成和处理多酸层11a，并且激活杂质扩散层12a和12b，如图12C所示。最后，打开接触孔(未示出)，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，在凸起14的侧壁上的栅绝缘膜、上表面绝缘膜和下表面绝缘膜52a和52b被相互独立地形成。相应地，可以形成所需厚度的上绝缘膜51，以设置所需的阈值。
并且，具有比三层结构更小的电容量的下表面绝缘膜52a和52b形成在杂质扩散层12a和12b的上表面上。因此栅极与源极和漏极之间的寄生电容被减小，并且可以获得执行高速和稳定操作的非易失半导体存储器。
另外，由于电荷俘获膜16b仅仅保留在凸起14的侧壁附近，因此可以执行用于电荷俘获区的精确位置控制。
如上文对第二至第五实施例所述，非易失半导体存储器的沟道区被形成为凸起形状，并且电荷俘获区形成在凸起14侧壁附近的栅绝缘膜16中。按照这种方式，尽管器件尺寸减小，也可以保证有效沟道长度。因此，可以获得能够容易地减小尺寸并且保持高度可靠性的非易失半导体存储器。
尽管在上述实施例中，在非易失半导体存储器中的沟道区形成为凸起形状，但是它也可以具有凹陷形状。在下文中，将描述作为本发明第六实施例的具有凹陷沟道区的非易失半导体存储器的结构以及制造这种非易失半导体存储器的方法。
图13示出根据第六实施例的非易失半导体存储器的一个例子。
一个非易失半导体存储器60包括具有形成凹槽63的凹陷的一个p型硅半导体基片65。杂质扩散层62a和62b形成在构成该凹陷的两个凸起64a和64b上。
栅绝缘膜66形成在p型硅半导体基片65上。该栅绝缘膜66具有按次序叠加由氧化硅膜所制成的第一绝缘膜66a、由氮化硅膜所制成的电荷俘获膜66b以及由氧化硅膜所制成的第二绝缘膜66c的三层结构。在p型硅半导体基片65中形成的凹陷作为非易失半导体存储器60的沟道区。
在非易失半导体存储器60中，通过施加预定电压，把电荷俘获区形成在栅绝缘膜66的栅绝缘膜66b的凸起64a和64b的侧壁部分上。非易失半导体存储器60具有两个位区在凸起64a侧的左位区67a和在凸起64b侧的右位区67b，如图13中所示。在非易失半导体存储器60中，执行二位信息的读写操作。更加具体来说，在每个左位区67a和右位区67b中执行一位信息的读取和写入。
图14A至14C示出根据本发明第六实施例的非易失半导体存储器的操作。更加具体来说，图14A示出写入操作，图14B示出读取操作，以及图14C示出擦除操作。在图14A和14B中，在右位区67b中俘获电子。
首先，将描述在右位区67b中写入信息的情况。在这种情况中，要被施加到作为源极的杂质扩散层62a的电压被设置为0V，以及正电压被施加到作为漏极的杂质扩散层62b上。结果，在杂质扩散层62a和62b之间形成反转层68a，如图14A中所示。在杂质扩散层62b附近产生的沟道热电子的电子然后被在右位区67b中俘获，跳过第一绝缘膜66a。
在从右位区67b中读取信息的情况中，与写入情况中的电压相反的电压被施加到源极和漏极，由此，在杂质扩散层62a和62b之间形成反转层68b。
如果在此时电子被在右位区67b中俘获，反转层68b不形成在右位区67b的附近，如图14B中所示。结果，电流不流过源极和漏极之间。另一方面，如果电子不被在右位区67b中俘获，反转层68b也形成在右位区67b的附近，并且电流流过源极和漏极之间，但是这种情况没有在图中示出。
按照与右位区67b的情况相同的方式，可以对左位区67a执行信息读取和写入。由此，施加与在右位区67b上执行信息读取和写入操作所施加电压相反的电压。
在擦除已经写入在电荷俘获区中的信息的情况中，负高电压被施加到栅极61，并且正高电压被施加到p型硅半导体基片65。由此，在右位区67b中俘获的电子被从右位区67b中除去，并且导入p型硅半导体基片65，如图14C中所示。在此，施加到源极和漏极的电压为开路电压或0V。在从左位区67a擦除信息的情况中，应当执行与上文所述相同的处理。
在擦除信息的另一种方法中，负高电压被施加到栅极61，并且正电压被施加到杂质扩散层62b。在此，施加到杂质扩散层62a的电压为开路电压或0V。当在左位区67a中写入的信息被按照上述相同的方式擦除时，负高电压被施加到栅极61，并且正电压被施加到杂质扩散层62a。
当同时擦除在左位区67a中写入的信息和在右位区67b中写入的信息时，负高电压应当被施加到栅极61上，并且正电压应当被施加到杂质扩散层62a和62b上。
图15A至16B示出制造根据本发明第六实施例的非易失半导体存储器的方法。更加具体来说，图15A为在杂质扩散层形成步骤中的非易失半导体存储器的截面视图。图15B为在凸起形成步骤中的非易失半导体存储器的截面视图。图15C为在离子注入步骤中的非易失半导体存储器的截面视图。图16A为在栅绝缘膜形成步骤中的非易失半导体存储器的截面视图。图16B为在多酸层形成步骤中的非易失半导体存储器的截面视图。
首先，在p型硅半导体基片65上形成一个预定的阱，并且在外围电路区域中执行器件隔离(未示出)。
接着，通过现有的离子注入技术，作为砷离子被注入到p型硅半导体基片65的整个表面上，如图15A中所示。利用50KeV至的加速能量执行离子注入，并且离子的剂量大约为1×1015离子/cm2至5×1015离子/cm2。结果，形成一个杂质扩散层62，作为源极和漏极以及用于存储单元的位线。
接着，通过现有的光刻技术，把光刻胶69形成在p型硅半导体基片65上，如图15B中所示。然后，以光刻胶69作为掩膜，通过蚀刻技术有选择地除去p型硅半导体基片65，从而形成凹槽63。结果，凸起64a和64b以及杂质扩散层62a和62b出现在p型硅半导体基片65中。
凹槽63分别具有大约0.3微米的宽度和大约0.15微米的深度。但是，该宽度和深度仅仅是一个例子，并且可以根据要被用在的非易失半导体存储器而任意改变。
以光刻胶69作为掩膜，把硼离子注入到处于倾斜状态的p型硅半导体基片65上，如图15C中所示。利用30KeV至90KeV的加速能量执行离子注入，并且离子的剂量大约为5×1011离子/cm2至5×1012离子/cm2。
然后除去光刻胶69，并且通过现有的热氧化技术在暴露的p型硅半导体基片65上形成大约10nm厚的氧化硅膜，如图16A中所示。按照这种方式，形成第一绝缘膜66a。
在第一绝缘膜66a上，通过现有的CVD(化学汽相淀积)技术形成单元10nm厚的氮化硅膜，以形成电荷俘获膜66b。
在此之后，在900-950℃的温度下在氧气环境中，通过现有的热氧化技术对电荷俘获膜66b的上部执行30-60分钟的热处理。结果，电荷俘获膜66b的10nm上部被氧化，并且形成第二绝缘膜66c。按照这种方式，形成具有由第一绝缘膜66a、电荷俘获膜66b和第二绝缘膜66c所构成的三层结构的栅绝缘膜66。
接着通过现有的CVD方法在整个表面上形成多酸层61a，如图16B中所示。通过形成包含大约2×1020原子/cm3至6×1020原子/cm3的磷(P)的大约300nm厚的多晶硅膜以及形成大约200nm厚的硅化钨膜，而执行该多酸层61a的形成。
然后通过现有的光刻技术和蚀刻技术处理该多酸层61a，以形成如图13中所示的栅极61。在此之后，通过现有的热扩散技术执行杂质激活热处理，以对杂质扩散层62a和62b执行扩散和激活。
最后，接触孔(未示出)被打开，并且设置金属布线。
在上述说明中，执行图15C中所示的硼离子的离子注入，以调节在凸起64a和64b中的杂质浓度。因此，在需要时可以执行这些步骤，并且该步骤的次序不限于上文所述。例如，图16A中所示的离子注入步骤可以在形成栅绝缘膜66之后执行。在这种情况中，硼离子被以倾斜状态注入到p型硅半导体基片65上。
如上文所述，该非易失半导体存储器60的沟道区具有凹陷形状，并且该电荷俘获区形成在该凸起64a和64b的侧壁附近的栅绝缘膜66中。相应地，尽管器件尺寸减小，但是可以保持有效沟道长度。因此，可以获得具有高度可靠性的小尺寸的非易失半导体存储器。
在下文中，将参照附图描述作为第六实施例的变型的本发明的第七至第十一实施例。
首先，将描述第七实施例。
图17A至17D示出制造根据第七实施例的非易失半导体存储器的方法。图17A为在形成杂质扩散层和上表面绝缘膜的步骤中的非易失半导体存储器的截面视图。图17B为在凸起形成步骤中的非易失半导体存储器的截面视图。图17C为在栅绝缘膜形成步骤中的非易失半导体存储器的截面视图。图17D为在多酸层形成步骤中的非易失半导体存储器的截面视图。在图17A至17D中，与图15A至16B相同的部件由与图15A至16B相同的参考标号所表示。
首先，在p型硅半导体基片65上形成一个预定的阱，并且在外围电路区域中执行器件隔离，但是该步骤未在图中示出。
通过现有的离子注入技术，把砷离子注入到p型硅半导体基片65的整个表面上，从而形成如图17A中所示的杂质扩散层62。以大约50KeV的加速能量执行离子注入，并且砷离子的剂量大约为1×1015离子/cm2至5×1015离子/cm2。
在形成杂质扩散层62之后，通过现有的热氧化技术在p型硅半导体基片65上形成大约15nm厚的氧化硅膜，从而上表面绝缘膜71被形成为第三绝缘膜。
然后，通过现有的光刻技术在p型硅半导体基片65上形成光刻胶69。以光刻胶69作为掩膜，通过蚀刻技术有选择地除去上表面绝缘膜71和p型硅半导体基片65，以形成凹槽63。结果，凸起64a和64b、上表面绝缘膜71a和71b以及杂质扩散层62a和62b形成在p型硅半导体基片65上。
然后除去光刻胶69，并且通过现有的热氧化技术在暴露的p型硅半导体基片65上形成大约10nm厚的氧化硅膜，以形成第一绝缘膜66a，如图17C中所示。
然后通过现有的CVD技术在第一绝缘膜66a上形成大约10nm厚的氮化硅膜，以形成电荷俘获膜66b。
在此之后，通过现有的热氧化技术，在900至950℃的氧气环境中对电荷俘获膜66b的上部进行30至60分钟的热处理。结果，电荷俘获膜66b的10nm上部被氧化，并且形成第二绝缘膜66c。
按照这种方式，在凸起64a和64b上的表面部分形成按次序叠加上表面绝缘膜71a和71b、电荷俘获膜66b和第二绝缘膜66c的三层结构。除了凸起64a和64b上的表面部分之外的其它部分(即，凸起64a和64b的侧壁部分和在杂质扩散层62a和62b上的表面部分)具有与第六实施例相同的三层结构，其中按次序叠加第一绝缘膜66a、电荷俘获膜66b和第二绝缘膜66c。
按照与第六实施例相同的方式执行随后的步骤。更加具体来说，在形成和处理多酸层61a之后，杂质扩散层62a和62b被激活。最后，接触孔(未示出)被打开，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，上表面绝缘膜71a和71b的膜厚比在沟道区中的第一绝缘膜66a的膜厚大在沟道区中的第一绝缘膜66a的膜厚。按照这种方式，可以减小在栅极与源极和漏极之间的寄生电容，并且可以获得执行高速和稳定操作的非易失半导体存储器。
接着，将描述本发明的第八实施例。在第八实施例中，执行与图15A至15B中所示的第六实施例中的步骤相同的步骤。下面将描述要在图15B所示的步骤之后执行的步骤。
图18A至19C为根据第八实施例的非易失半导体存储器的截面示图，示出制造该非易失半导体存储器的方法。更加具体来说，图18A示出形成第一绝缘膜和电荷俘获膜的步骤。图18B示出氧化膜形成步骤。图18C示出第一氧化膜除去步骤。图18D示出电荷俘获膜除去步骤。图19A示出第二氧化膜除去步骤。图19B示出栅绝缘膜形成步骤。图19C示出多酸层形成步骤。在图18A至19C中，与图15A至16B中所示相同的部件由与图15A至16B中相同的参考标号所表示。
在除去图15B所示的光刻胶69之后，通过现有的热氧化技术，在暴露的p型硅半导体基片65上形成大约10nm厚的氧化硅膜，以形成第一绝缘膜66a，如图18A中所示。然后，通过现有的CVD技术在第一绝缘膜66a上形成大于10nm厚的氮化硅膜，以形成电荷俘获膜66b。
接着通过现有的CVD技术在整个表面上形成大约700nm厚的氧化膜81，如图18B中所示。
然后，以电荷俘获膜66b的氮化硅膜作为阻挡层，通过现有的CMP(化学机械抛光)技术除去氧化膜81，从而暴露电荷俘获膜66b，如图18C中所示。
接着使用磷酸溶液通过现有的蚀刻技术除去电荷俘获膜66b的暴露部分，如图18D中所示。
接着使用氟化氢溶液通过现有的蚀刻技术除去在凹槽63内部的氧化膜81，如图19A所示。
通过现有的热氧化技术，把大约15nm厚的氧化硅膜形成暴露的p型硅半导体基片65上，从而在凸起64a和64b的上表面上形成上表面绝缘膜82a和82b作为第四绝缘膜，如图19B所示。与此同时，剩余的电荷俘获膜66b的上部被部分地氧化以形成由大约5nm厚的氧化硅膜所制成的第二绝缘膜66c。
相应地，随着上表面绝缘膜82a和82b形成在凸起64a和64b的上表面上，除了凸起64a和64b的上表面区域之外的部分具有第一绝缘膜66a、电荷俘获膜66b和第二绝缘膜66c所构成的三层结构。
按照与根据第六实施例的方法相同的方式执行第八实施例的方法中的后续步骤。更加具体来说，在形成和处理多酸层61a之后，杂质扩散层62a和62b被激活，如图19C中所示。最后，接触孔(未示出)被打开，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，上表面绝缘膜82a和82b为氧化硅膜。相应地，在栅极于源极和漏极之间的寄生电容减小，并且可以获得执行稳定和高度可靠操作的非易失半导体存储器。
接着，将描述本发明的第九实施例。在第九实施例中，执行与图15A至15C和图16A中所示的第六实施例的方法相同的步骤。下面将描述在图16A中所示步骤之后执行的步骤。
图20A至20C示出根据第九实施例的制造非易失半导体存储器的方法。更加具体来说，图20A为在栅绝缘膜除去步骤中非易失半导体存储器的截面视图。图20B为在形成上表面绝缘膜和下表面绝缘膜的步骤中的非易失半导体存储器的截面视图。图20C为在多酸层形成步骤中非易失半导体存储器的截面视图。在图20A至20C中，与图15A至16B中所示相同的部分由与图15A至16B相同的参考标号所表示。
通过现有的蚀刻技术蚀刻图16A中所示的栅绝缘膜66，从而p型硅半导体基片65的整个表面被暴露，如图20A中所示。结果，仅仅凸起64a和64b侧壁的部分具有由第一绝缘膜66a、电荷俘获膜66b和第二绝缘膜66c所构成的三层结构。
接着，通过现有的热氧化技术，在暴露的p型硅半导体基片65上形成大约20nm厚的氧化硅膜，如图20B中所示。结果，一个上表面绝缘膜91a和91b形成在凸起64a和64b的上表面上，并且下表面绝缘膜92形成在凹槽63的下表面上。上表面绝缘膜91a和91b和下表面绝缘膜92分别作为第四绝缘膜。
后续步骤与第六实施例的方法中的步骤相同。更加具体来说，形成和处理多酸层61a，并且激活杂质扩散层62a和62b，如图20C中所示。最后，打开接触孔(未示出)，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，电荷俘获膜66b仅仅存在于凸起64a和64b的侧壁上。因此，可以执行用于电荷俘获区的精确位置控制。
并且，由于电荷俘获膜92不由氧化硅膜所形成，因此可以减小栅极于源极和漏极之间的寄生电容。因此，可以获得执行高速和稳定操作的非易失半导体存储器。
接着，将描述本发明的第十实施例。在第十实施例中，直到图17C所示的步骤为止，按照与第七实施例相同的方式形成非易失半导体存储器。下面将描述在图17C中所示的步骤之后执行的步骤。
图21A至21C示出根据第十实施例的制造非易失半导体存储器的方法。更加具体来说，图21A为在栅绝缘膜除去步骤中的非易失半导体存储器的截面视图。图21B为在形成上表面绝缘膜和下表面绝缘膜的步骤中的非易失半导体存储器的截面示图。图21C为在多酸膜形成步骤中非易失半导体存储器的截面示图。在图21A至21C中，与图17A至17C所示相同的部分由与图17A至17C相同的参考标号所表示。
在图17C中所示的栅绝缘膜形成步骤之后，通过现有的蚀刻技术在整个表面上进行蚀刻，直到p型硅半导体基片65暴露出来为止，如图21A中所示。结果，仅仅凸起64a和64b的侧壁部分具有由第一绝缘膜66a、电荷俘获膜66b和第二绝缘膜66c所构成的三层结构。在此，被形成为第三绝缘膜的大约5nm的上表面绝缘膜71a和71b被保留在凸起64a和64b的上表面上。
接着，通过现有的热氧化技术，在暴露的p型硅半导体基片65上形成20nm厚的氧化硅膜，如图21B中所示。在此时，上表面绝缘膜71a和71b也被部分地氧化，结果，上表面绝缘膜101a和101b作为第四绝缘膜形成在凸起64a和64b的上表面上。并且，下表面绝缘膜102被形成为在凹槽63的下表面上的第四绝缘膜。
按照与第七实施例相同的方式执行后续步骤。更加具体来说，形成和处理多酸层61a，并且激活杂质扩散层62a和62b，如图21C所示。最后，打开接触孔(未示出)，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，在凸起64a和64b的侧壁上的栅绝缘膜、上表面绝缘膜和下表面绝缘膜101a和101b被相互独立地形成。相应地，可以形成所需厚度的上绝缘膜101a和101b，以设置所需的阈值。
并且，具有比三层结构更小的电容量的氧化硅膜所制成的下表面绝缘膜102形成在杂质扩散层62a和62b的上表面上。因此，栅极与源极和漏极之间的寄生电容被减小，并且可以获得执行高速和稳定操作的非易失半导体存储器。
另外，由于电荷俘获膜66b仅仅保留在凸起64a和64b的侧壁附近，因此可以执行用于电荷俘获区的精确位置控制。
接着，将描述本发明的第十一实施例，在第十一实施例中，执行与图15A中所示步骤相同的步骤。下面将描述要在图15A所示步骤之后执行的步骤。
图22A至22C示出根据第十一实施例制造非易失半导体存储器的方法。更加具体来说，图22A为在栅绝缘膜除去步骤中的非易失半导体存储器的截面视图。图22B为在形成上表面绝缘膜和下表面绝缘膜的步骤中的非易失半导体存储器的截面示图。图22C为在多酸膜形成步骤中非易失半导体存储器的截面示图。在图22A至22C中，与图15A至15C所示相同的部分由与图15A至15C相同的参考标号所表示。
在图15A中所示的杂质扩散层62形成之后，通过现有的光刻技术和现有的蚀刻技术在p型硅半导体基片65中形成一个凹槽113，如图22A中所示。该凹槽113具有梯形截面，其宽度向内部方向缩窄。
在通过光刻技术把光刻胶处理为梯形之后，通过各向异性蚀刻技术执行凹槽113的形成。
按照与第六实施例相同的方式执行后续步骤。更加具体来说，如图22B中所示，形成具有包括第一绝缘膜66a、电荷俘获膜66b和第二绝缘膜66c的三层结构的栅绝缘膜66。然后通过CVD在整个表面上形成多晶硅膜和硅化钨膜而产生多酸层61a，如图22C所示。在处理该多酸层61a之后，执行激活处理，以形成杂质扩散层62a和62b。最后，接触孔(未示出)被打开，并且设置金属布线。
在按照上述方式形成的非易失半导体存储器中，可以任意地设置凹槽113的侧壁的倾角。相应地，由多酸层63a所形成的栅极的处理容限被加宽。因此，可以获得具有高成品率和高度可靠性的非易失半导体存储器。
在凹槽的侧壁为垂直的情况中，在多酸层的蚀刻之后，蚀刻剩余物可能遗留在凹槽的侧壁上。该问题可以通过本实施例把凹槽113的侧壁设为倾斜而解决。
如上文对第七至第十一实施例所述，非易失半导体存储器的沟道区被形成为凹陷形状，并且在凸起64a和64b的侧壁附近的栅绝缘膜中形成电荷俘获区。按照这种方式，保证有效沟道长度。因此，可以获得容易减尺寸并且保持高度可靠性的非易失半导体存储器。
另外，杂质扩散层62a和62b形成在构成凹陷的两个凸起64a和64b上。相应地，可以在激活热处理时，防止所注入的杂质水平地扩散。因此，可以高精度地对该杂质扩散层62a和62b进行整形，并且可以增加非易失半导体存储器的可靠性。
尽管在上述实施例中，氮化硅膜被形成为电荷俘获膜16a和66b，但是可以用作俘获电子的其它材料来形成该薄膜。并且，除了三层结构之外，栅绝缘膜16和66可以具有任何其它结构，例如由氧化硅膜和氮化硅膜所构成的双层结构，或者仅仅包括氮化硅膜的单层结构，只要该结构包括至少一个可以俘获电子的薄膜即可。
到目前为止，本发明提供在具有至少一个凸起的半导体基片上形成栅绝缘膜的结构。然后在该凸起的侧壁附近的栅绝缘膜中形成电荷俘获区。相应的，尽管非易失半导体存储器的尺寸减小，也可以保证有效的沟道长度。因此，根据本发明，可以获得容易减小尺寸并且保持高度可靠性的非易失半导体存储器。
上文仅仅被用作为对本发明原理的说明。另外，由于本领域的技术人员容易做出各种变形和改变，因此本发明不限于在此示出和描述的具体结构和应用，相应地，所有适当的变形和等价替换被认为是落在所附权利要求限定的本发明的范围之内。
权利要求
1.一种具有电荷俘获区域的非易失半导体存储器，其中包括具有凸起的半导体基片；栅极；以及栅绝缘膜，其中该电荷俘获区形成在该凸起的侧壁附近，该栅绝缘膜形成在该半导体基片和栅极之间。
2.根据权利要求1所述的非易失半导体存储器，其中该栅绝缘膜包括氮化硅膜。
3.根据权利要求1所述的非易失半导体存储器，其中进一步包括在形成该半导体基片的凸起的凹槽底部的杂质扩散层，该杂质扩散层作为该源极和漏极。
4.根据权利要求1所述的非易失半导体存储器，其中进一步包括在该半导体基片的凸起处的杂质扩散层，该杂质扩散层作为该源极和漏极。
5.根据权利要求1所述的非易失半导体存储器，其中在该凸起的上表面上的栅绝缘膜的膜厚和/或在形成该凸起的凹槽的下表面上的栅绝缘膜的膜厚大于在该凸起的侧壁附近中的栅绝缘膜的膜厚。
6.根据权利要求1所述的非易失半导体存储器，其中在该凸起的侧壁附近的栅绝缘膜的电荷俘获率大于在该凸起的上表面上的栅绝缘膜的电荷俘获率和/或在形成该凸起的凹槽的下表面上的栅绝缘膜的电荷俘获率。
7.一种制造非易失半导体存储器的方法，其在形成于一个半导体基片和一个栅极之间的栅绝缘膜中具有电荷俘获区域，该方法包括如下步骤在作为第一导电部件的半导体基片中形成凹槽；在该凹槽的下表面上形成作为第二导电部件的杂质扩散层；以及在形成有该杂质扩散层的半导体基片上形成该栅绝缘膜，该栅绝缘膜包括一个电荷俘获膜，其中形成该电荷俘获区域。
8.根据权利要求7所述的方法，其中包括在该半导体基片上形成凹槽的步骤包括在形成该凹槽之前在该半导体基片上形成第三绝缘膜的步骤。
9.根据权利要求7所述的方法，其中在该半导体基片上形成该栅绝缘膜的步骤包括如下步骤在其上形成有杂质扩散层的半导体基片上形成第一绝缘膜；在该第一绝缘膜上形成电荷俘获膜；从由该半导体基片中的凹槽所形成的凸起的上表面除去该第一绝缘膜和电荷俘获膜；以及在该凹槽的上表面上形成第四绝缘膜。
10.根据权利要求7所述的方法，其中进一步包括如下步骤从该凹槽的下表面和由该凹槽所形成的凸起的上表面上除去栅绝缘膜；以及在已经除去栅绝缘膜的半导体基片的部分上形成第四绝缘膜，在半导体基片上形成该栅绝缘膜的步骤之后执行上述步骤。
11.根据权利要求8所述的方法，其中进一步包括如下步骤从该凹槽的下表面上除去该栅绝缘膜；以及在已经除去该栅绝缘膜的半导体基片的部分上形成第四绝缘膜，在该半导体基片上形成该栅绝缘膜的步骤之后执行上述步骤。
12.一种制造非易失半导体存储器的方法，该非易失半导体存储器在形成于一个半导体基片和一个栅极之间的栅绝缘膜中具有电荷俘获区域，该方法包括如下步骤在作为第一导电部件的半导体基片中形成作为第二导电部件的杂质扩散层；在形成有该杂质扩散层的半导体基片中形成一个凹槽；以及在形成有该凹槽的半导体基片上形成该栅绝缘膜，该栅绝缘膜包括一个电荷俘获膜，其中形成该电荷俘获区域。
13.根据权利要求12所述的方法，其中在该半导体基片上形成凹槽的步骤包括在其上形成有杂质扩散层的半导体基片上形成第三绝缘膜的步骤，该步骤在形成该凹槽之前执行。
14.根据权利要求12所述的方法，其中在该半导体基片上形成该栅绝缘膜的步骤包括如下步骤在其中形成有凹槽的半导体基片上形成第一绝缘膜；在该第一绝缘膜上形成电荷俘获膜；从由该凹槽形成的凸起的上表面除去该第一绝缘膜和电荷俘获膜；以及在该凹槽的上表面上形成第四绝缘膜。
15.根据权利要求12所述的方法，其中进一步包括如下步骤从该凹槽的下表面和由该凹槽所形成的凸起的上表面上除去栅绝缘膜；以及在已经除去栅绝缘膜的半导体基片的部分上形成第四绝缘膜，在半导体基片上形成该栅绝缘膜的步骤之后执行上述步骤。
16.根据权利要求13所述的方法，其中进一步包括如下步骤从该凹槽的下表面上除去该栅绝缘膜；以及在已经除去该栅绝缘膜的半导体基片的部分上形成第四绝缘膜，在该半导体基片上形成该栅绝缘膜的步骤之后执行上述步骤。
17.根据权利要求12所述的方法，其中形成该凹槽的步骤包括使该凹槽向着半导体基片的内部的方向变窄的步骤。
全文摘要
一种非易失半导体存储器及其制造方法针对于执行稳定和高度可靠的操作。首先，在一个p型硅半导体基片中形成凹槽，并且杂质扩散层形成在该凹槽的下表面上。然后，一个栅绝缘膜形成在p型硅半导体基片上。该栅绝缘膜具有三层结构，其中按次序叠加由氧化硅膜所制成的第一绝缘膜、氮化硅膜所制成的电荷俘获膜以及由氧化硅膜所制成的第二绝缘膜。然后，栅极形成在该栅绝缘膜上。由凹槽所形成的凸起作为非易失半导体存储器的沟道区。即使器件尺寸被减小，也可以保证在该非易失半导体存储器中的有效沟道长度。因此，可以获得良好的稳定性和可靠性。
文档编号H01L29/788GK1452249SQ0310952
公开日2003年10月29日 申请日期2003年4月8日 优先权日2002年4月17日
发明者篠崎智志, 饭岛光辉, 栗原英男 申请人:富士通株式会社