专利名称：时钟信号传输电路的制作方法
技术领域：
本发明涉及传输时钟信号的技术。
背景技术：
将具有多个动作频率模式的集成电路设计成在设定的最大动作频率时也可以动作。对于集成电路，该动作所依据的时钟信号频率越高，就越要求高速动作，有消耗功率变高的倾向。因此，虽然该集成电路具有对应高速动作的结构，但是当接收时钟信号频率低的场合，就会消耗很大的不必要的功率。
因此，有使用根据所给时钟信号的频率选择性地动作的多个缓冲器来传输时钟信号的技术的提案。例如，专利文献1中例示了相关技术。
特开平10-209284号公报发明解决的课题一方面，用于传输时钟信号的布线(以下，称为「时钟传输布线」)为了能对应于传输频率高的时钟信号的场合，具有适于减低布线电阻的较宽的宽度。并且，为了使从其它布线来的串话噪音难以影响到传输布线，在传输布线的周围另外设置屏蔽布线，并最好能使其电位固定。
但是，为了减少消耗功率，根据频率低的时钟信号而动作的缓冲器的驱动能力被抑制得较低。因此，该缓冲器在将频率低的时钟信号提供给传输布线的场合，由于布线电容过大，会消耗过量的功率。
针对相关的问题点，本发明提供根据所提供的时钟信号的频率使动作速度和消耗功率合理的同时，传输时钟信号的技术。
发明内容
本发明的时钟信号传输电路选择性接收具有第1频率的第1时钟信号和具有比上述第1频率更高的第2频率的第2时钟信号。而且，具备第1时钟传输布线和比上述第1时钟传输布线更宽的第2时钟传输布线。第1时钟传输布线传输上述第1时钟信号，不传输上述第2时钟信号。第2时钟传输布线传输上述第2时钟信号，不传输上述第1时钟信号。
图1是本发明实施例1的结构电路图。
图2是本发明实施例1的布线结构平面图。
图3是本发明实施例1的第1变形的结构平面图。
图4是本发明实施例1的第2变形的电路图。
图5是本发明实施例2的结构电路图。
符号说明10a、10b 时钟发生器21～23时钟传输网40～42时钟传输布线49时钟输出布线50、51a、51b、52a、52b 逻辑门60～62中转反相器81a、81b、82a、82b 选择器91、92控制布线93屏蔽布线CNTL1、CNTL2 控制信号
具体实施例方式
时钟信号传输使用了一般的时钟传输布线以及介于其中的中转时钟信号的反相器。因此，本发明中，将时钟信号反相后得到的信号的传输和时钟信号中不同方向的两种迁移(即，上升沿以及下降沿)的传输也作为时钟信号的传输进行处理。
实施例1图1是本发明实施例1的结构电路图。时钟发生器10a选择性输出具有第1频率的第1时钟信号和具有第2频率的第2时钟信号。但是，第2频率设定为比第1频率高。第1时钟信号以及第2时钟信号的任一输出作为输出时钟提供给时钟输出布线49。
输到时钟输出布线49的时钟信号与写入许可信号WE同时输到NAND门53。NAND门53的输出输到逻辑元件20的时钟输入端，控制逻辑元件20的写入动作。
时钟信号传输电路具备时钟传输布线41、42。通过后述选择器81a的功能，时钟传输布线42中传输第1时钟信号，但是不传输第2时钟信号。相反，时钟传输布线41中传输第2时钟信号，但是不传输第1时钟信号。因此，时钟传输布线41比时钟传输布线42宽。相关宽度的不同，在图1中，以比描述时钟传输布线42的线更粗的线来表达描述时钟传输布线41的线。
在传输频率低的第1时钟信号的场合，不使用宽度宽而布线电容过大的时钟传输布线41，而使用比时钟传输布线41宽度更窄的布线电容小的时钟传输布线42。从而，可以不消耗过量功率而传输第1时钟信号。相反，传输频率高的第2时钟信号的场合，不使用宽度窄而布线电阻高的时钟传输布线42，而使用比时钟传输布线42宽度更宽的时钟传输布线41。从而，可以不增大波形失真而传输第2时钟信号。
时钟信号传输电路还具备，介于时钟传输布线42中的中转第1时钟信号传输的中转反相器62和介于时钟传输布线41中的中转第2时钟信号传输的中转反相器61。它们分别对于第1时钟信号以及第2时钟信号起缓冲功能。由于第2时钟信号比第1时钟信号有更高的频率，所以最好中转反相器61比中转反相器62的电流驱动能力高。相关电流驱动能力的差别，在图1中，以比描述中转反相器62的线更粗的线来表示描述中转反相器61的线。
时钟信号传输电路还具备选择器81a。时钟发生器10a的输出和控制信号CNTL1输入选择器81a，然后，选择器81a分别将第1时钟信号以及第2时钟信号输出到时钟传输布线42、41。控制信号CNTL1在从时钟发生器10a输出第1时钟信号以及第2时钟信号的场合，分别采用二值逻辑″L″、″H″。例如，控制信号CNTL1从外部输入到时钟发生器10a，设定时钟发生器10a输出第1时钟信号以及第2时钟信号的哪一个。或者，例如，根据时钟发生器10a输出第1时钟信号以及第2时钟信号的哪一个，由时钟发生器10a生成控制信号CNTL1。
选择器81a具有例如逻辑门51a、52a。逻辑门51a将时钟发生器10a的输出和控制信号CNTL1的逻辑积的反相输到时钟传输布线41的一端。逻辑门52a将时钟发生器10a的输出和控制信号CNTL1的反相的逻辑积的反相输到时钟传输布线42的一端。例如选择器81a还具有输出控制信号CNTL1的反相的反相器63a。
控制信号CNTL1为逻辑″L″的场合，时钟发生器10a输出第1时钟信号。因此，逻辑门52a将第1时钟信号的反相输出到时钟传输布线42。另一方面，逻辑门51a输出对应于逻辑″H″的电位。由此，固定时钟传输布线41的电位。
控制信号CNTL1为逻辑″H″的场合，时钟发生器10a输出第2时钟信号。因此，逻辑门51a将第2时钟信号的反相输出到时钟传输布线41。另一方面，逻辑门52a输出对应于逻辑″L″的电位。由此，固定时钟传输布线42的电位。
如上所述，从时钟发生器10a输出第1时钟信号的场合，第1时钟信号不传输到时钟传输布线41，而是传输到时钟传输布线42。相反，从时钟发生器10a输出第2时钟的场合，第2时钟信号不传输到时钟传输布线42，而是传输到时钟传输布线41。
选择器81a为了实现上述功能，最好逻辑门51a比逻辑门52a有更高的电流驱动能力。相关电流驱动能力的差别，在图1中，以比描述逻辑门52a的线更粗的线来表示描述逻辑门51a的线。
时钟信号传输电路还具备选择器82a。为了提供控制信号CNTL1给选择器82a，设置了连接选择器81a、82a的控制布线91。选择器82a根据控制信号CNTL1的值，将提供给时钟传输布线41、42任意一个的时钟信号作为输出时钟提供给时钟输出布线49。
例如，选择器82a具备传输门71、72和反相器64。反相器64输出反相后的控制信号CNTL1。传输门71、72都具有并联连接的NMOS晶体管和PMOS晶体管。控制信号CNTL1提供给传输门71的NMOS晶体管的栅极以及传输门72的PMOS晶体管的栅极。另外，控制信号CNTL1的反相提供给传输门71的PMOS晶体管的栅极以及传输门72的NMOS晶体管的栅极。
传输门71、72的一端分别与时钟传输布线41、42连接。另外，传输门71、72的另一端共同连接到时钟输出布线49。因此，在控制信号CNTL1为″H″的场合，时钟传输布线41和时钟输出布线49导通，在控制信号CNTL1为″L″的场合，时钟传输布线42和时钟输出布线49导通。因此，无论时钟发生器10a输出第1时钟信号和第2时钟信号的哪一个，都输到NAND门53。
时钟传输布线42中传输第1时钟信号，但是不传输第2时钟信号。反之，时钟传输布线41中传输第2时钟信号，但是不传输第1时钟信号。第1时钟信号在时钟传输布线42传输的场合，时钟传输布线41的电位被固定，第2时钟信号在时钟传输布线41传输的场合，时钟传输布线42的电位被固定。因此，电位固定的时钟传输布线41对于传输第1时钟信号的时钟传输布线42，或者，电位固定的时钟传输布线42对于传输第2时钟信号的时钟传输布线41，可以分别起屏蔽布线的功能。
而且，无论是时钟发生器10a输出第1时钟信号和第2时钟信号哪一个的场合，控制信号CNTL1的逻辑分别固定为″L″、″H″，因此，由于控制布线91的电位也固定，也可以起屏蔽布线的功能。
图2是中转反相器61、62的附近的布线结构的平面模式图。这里表示半导体基片的表层是p型的情况。中转反相器61、62都分别具有串联连接的1个PMOS晶体管和1个NMOS晶体管。起构成中转反相器61的NMOS晶体管及PMOS晶体管的两个栅极功能的多晶硅栅极61g，以及起构成中转反相器62的NMOS晶体管及PMOS晶体管的两个栅极功能的多晶硅栅极62g都是在图中的上下方向延伸设置。
一对n型杂质层61nd、61ns分别相当于构成中转反相器61的NMOS晶体管的漏极、源极，在平面视图中夹着多晶硅栅极61g的一部分，在图中的上下方向上延伸。
一对n型杂质层62nd、62ns分别相当于构成中转反相器62的NMOS晶体管的漏极、源极，在平面视图中夹着多晶硅栅极62g的一部分，在图中的上下方向上延伸。但是n型杂质层62ns也起n型杂质层61ns的功能。
一对p型杂质层61pd、61ps分别相当于构成中转反相器61的PMOS晶体管的漏极、源极，在平面视图中夹着晶硅栅极61g的一部分，在图中的上下方向上延伸。
一对的p型杂质层62pd、62ps分别相当于构成中转反相器62的PMOS晶体管的漏极、源极，在平面视图中夹着多晶硅栅极62g的一部分，在图中的上下方向上延伸。但是，p型杂质层62ps也起n型杂质层61ps的功能。
构成中转反相器61、62的两个PMOS晶体管在n阱区中形成，该n阱区在平面图上看被绝缘区101包围。
由于中转反相器61的电流驱动能力比中转反相器62的电流驱动能力高，所以n型杂质层61nd设置成比n型杂质层62nd长，p型杂质层61pd设置成比p型杂质层62pd长。
作为上层布线，沿着图中的左右方向存在的控制布线91和时钟传输布线41、42在图中从上开始以此顺序排列铺设。上层布线例如是金属布线。
上层布线和n型杂质层61nd、61ns(62ns)、62nd，p型杂质层61pd、61ps(62ps)、62pd以及多晶硅栅极61g、62g之间，铺设了下层布线。下层布线例如是金属布线。
沿着图中的左右方向铺设了作为下层布线的电源布线90、99。电源布线99将对应于逻辑″L″的电位，例如接地电位GND提供给中转反相器61、62。电源布线90将对应于逻辑″H″的电位，例如正电位VDD提供给中转反相器61、62。
另外，作为其他的下层布线，铺设了布线102～105。布线102将中转反相器61输出侧的时钟传输布线41连接到n型杂质层61nd和p型杂质层61pd；布线103将中转反相器61输入侧的时钟传输布线41连接到多晶硅栅极61g；布线104将中转反相器62输出侧的时钟传输布线42连接到n型杂质层62nd和p型杂质层62pd；布线105将中转反相器62输入侧的时钟传输布线42连接到多晶硅栅极62g。
另外，在图中，为了避免繁杂，即使上层布线、下层布线、多晶硅栅极相互重叠的情况下，也没有使用虚线。但是，在隐藏多晶硅栅极在半导体基片和杂质层中产生的临界线的场合，没有进行该临界线的图示。另外，层的高度(即，离半导体基片的距离)不同的各部位间的连接以□包围×的图标表示。
时钟传输布线41、42分别通过中转反相器61、62进行途中中转。与此相对应，控制布线91在图中没有连接任何的部位。
这样，控制布线91与时钟传输布线42一同夹着时钟传输布线41铺设。因此，第2时钟信号在时钟传输布线41中传输的场合，由于时钟传输布线42的电位和控制布线91的电位都被固定，那么时钟传输布线41从两侧被屏蔽。因此，没有必要另外再铺设屏蔽布线。
或者，控制布线91也可以与时钟传输布线41一同夹着时钟传输布线42铺设。在此场合，第1时钟信号在时钟传输布线42中传输的场合，时钟传输布线42从两侧被屏蔽。
图3是本实施例第1变形结构的模式平面图。针对如图2所示结构，它追加铺设了作为上层布线的屏蔽布线93的结构。在此，屏蔽布线93与电源布线99连接，例示了提供接地电位GND的固定电位的场合。或者，屏蔽布线93也可以与电源布线90连接，提供正电位VDD的固定电位。
屏蔽布线93最好设置在时钟传输布线41、42另一侧，与控制布线91相对。即，最好是在与控制布线91同时夹着时钟传输布线41、42的位置铺设屏蔽布线。通过采用相关结构，时钟传输布线41、42都从两侧屏蔽。
图4是本实施例的第2变形电路图。针对图1所示的结构，它是将时钟发生器10a置换成时钟发生器10b，将选择器81a、82a置换成选择器81b、82b的结构。还附加了时钟传输布线40和介于时钟传输布线40中的中转时钟信号的反相器60。另外，除了控制信号CNTL1还将控制信号CNTL2提供给选择器81b、82b，并且附加了传输该控制信号的控制布线92。
时钟发生器10b除了输出第1时钟信号以及第2时钟信号，还选择输出比第2时钟信号更高频率的第3时钟信号。时钟发生器10b输出第1时钟信号至第3时钟信号的哪一个，与控制信号CNTL1、CNTL2构成的逻辑对应。即，控制信号CNTL1、CNTL2采用″LH″、″HH″时，时钟发生器10b分别输出第1时钟信号以及第2时钟信号，控制信号CNTL1、CNTL2采用″HL″时，时钟发生器10b输出第3时钟信号。
选择器81b具有例如逻辑门50、51b、52b。逻辑门50将时钟发生器10b的输出、控制信号CNTL1、反相的控制信号CNTL2的逻辑积的反相提供给时钟传输布线40。逻辑门51b将时钟发生器10b的输出、控制信号CNTL1、控制信号CNTL2的逻辑积的反相提供给时钟传输布线41。逻辑门52b将时钟发生器10b的输出、控制信号CNTL2、反相的控制信号CNTL1的逻辑积的反相提供给时钟传输布线42。例如选择器81b还具有输出反相的控制信号CNTL1的反相器63b、输出反相的控制信号CNTL2的反相器63c。
从时钟发生器10b输出第1时钟信号的场合，第1时钟信号不传输到时钟传输布线40、41，而是传输到时钟传输布线42。从时钟发生器10b输出第2时钟信号的场合，第2时钟信号不传输到时钟传输布线40、42，而是传输到时钟传输布线41。从时钟发生器10b输出第3时钟信号的场合，第3时钟信号不传输到时钟传输布线41、42，而是传输到时钟传输布线40。
选择器81b为了实现上述功能，最好逻辑门51b比逻辑门52b的电流驱动能力高，并且逻辑门50比逻辑门51b的电流驱动能力高。相关电流驱动能力的差别，在图4中，以比描述逻辑门52b的线更粗的线来表示描述逻辑门51b的线，以比描述逻辑门51b的线更粗的线来表示描述逻辑门50的线。
选择器82b中，除了传输控制信号CNTL1的控制布线91，为了提供控制信号CNTL2，设置了连接选择器81b、82b的控制布线92。选择器82b根据控制信号CNTL1、CTNL2的值，将提供给时钟传输布线40、41、42任意一个的时钟信号作为输出时钟提供给时钟输出布线49。
如上所述，设置了多根控制布线91、92的场合，最好这些布线夹着时钟传输布线40、41、42铺设。除了切换控制信号CNTL1、CNTL2的值，切换从时钟发生器10b输出的时钟信号的过渡场合外，提供给控制布线91、92的电位被固定。因此，控制布线91、92能起到从周围屏蔽时钟传输布线40、41、42的功能。
实施例2图5是本发明实施例2的结构电路图，图1中所示的结构中，还附加了分配第1时钟信号以及第2时钟信号的结构。
第1时钟传输布线群201具有图1所示的时钟传输布线42以及介于其中的中转第1时钟信号的中转反相器62、时钟传输布线41以及介于其中的中转第2时钟信号的中转反相器61、控制布线91。第1时钟传输布线群201与时钟传输网21、22连接。图5中为了简化，省略了网的细节部分，只显示了最外侧的形状(此处是环状)。
时钟传输网22、21具有分别将第1时钟信号以及第2时钟信号分配给多个单元的功能。时钟传输网21比时钟传输网22的布线的宽度宽。相关宽度的差别，与图1相同，在图5中也是以描述线的粗细程度来表示。
图5中，只例示了一个与时钟传输网21、22都连接的单元2a，但是，实际上设置了多个与时钟传输网21，22都连接的单元2a。
单元2a具有在实施例1中用图1说明的选择器82a、NAND门53和逻辑元件20。它们的相互连接关系也与图1所示的连接关系相同。
第1时钟传输布线群201分别通过时钟传输网22、21将第1时钟信号以及第2时钟信号传输到多个单元2a。然后，选择器82a通过时钟传输网22与时钟传输布线42连接，通过时钟传输网21与时钟传输布线41连接。如实施例1中的说明，根据控制信号CNTL1的逻辑值，将时钟传输网21、22的任意一个连接到NAND门53的输入端。
这样，在单元2a包括选择器82a的场合，时钟传输网21、22内配置有多个单元2a，可得到实施例1所示的效果。
第2时钟传输布线群202从第1时钟传输布线群201分支出来，传输第1时钟信号以及第2时钟信号。具体地说，第2时钟传输布线群202具有从第1时钟传输布线群201的时钟传输布线41、42以及控制布线91分别分支出来的时钟传输布线41、42以及控制布线91。第2时钟传输布线群202通过选择器82a以及时钟传输布线43与时钟传输网23连接。为了将时钟信号的迁移方向反相，在选择器82a与时钟传输网23间的时钟传输布线43中，也可以如图5所示那样，设置中转反相器61。
时钟传输布线43为了能对应传输第2时钟信号的场合，最好其宽度与时钟传输布线41一样宽。
时钟传输网23具有将第1时钟信号以及第2时钟信号任意一个分配给多个单元的功能。图5中，为了简化，省略了网细节部分，只显示了最外侧的形状(此处是环状)。图5中，作为与时钟传输网23连接的单元，只例示了一个单元2b，实际上设置了多个与时钟传输网23连接的单元2b。
单元2b具有实施例1中用图1说明的NAND门53、逻辑元件20。它们的相互连接关系也与图1所示的连接关系相同。
以选择器82a，时钟信号传输布线43、时钟传输网23的顺序，传输第1时钟信号以及第2时钟信号的任意一个到各个单元2b。这样，时钟传输网23中配置的多个单元2b每一个，在只有第1时钟信号以及第2时钟信号任意一个动作的场合，可在时钟传输网23的外部配置选择器82a。从而，可减小单元2b尺寸，也可减小时钟信号传输网23的尺寸。当然，对于第2时钟传输布线群202以及选择器82a，也可得到另外，由于时钟传输网23的尺寸小，其内部的连接时钟传输网23和单元2b之间的时钟输出布线43的宽度，也往往不需要象时钟传输布线43那样宽。
如上所述，传输时钟信号的结构，可使用在半导体装置，例如具有多个逻辑单元2a或者多个逻辑单元2b的逻辑电路。
发明的效果根据本发明的时钟信号传输电路，不消耗过量的功率，就可以传输第1时钟信号。不增大波形失真就可以传输第2时钟信号。
权利要求
1.一种时钟信号传输电路，选择性接收具有第1频率的第1时钟信号和具有比所述第1频率高的第2频率的第2时钟信号，其特征在于具备第1时钟传输布线，传输所述第1时钟信号而不传输所述第2时钟信号；第2时钟传输布线，比所述第1时钟传输布线宽度宽，传输所述第2时钟信号而不传输所述第1时钟信号。
2.如权利要求1所述的时钟信号传输电路，其特征在于所述第1时钟信号在所述第1时钟传输布线传输的场合，固定所述第2时钟传输布线的电位；所述第2时钟信号在所述第2时钟传输布线中传输的场合，固定所述第1时钟传输布线的电位。
3.如权利要求2所述的时钟信号传输电路，还接收采用第1逻辑以及与所述第1逻辑不同的第2逻辑的控制信号，其特征在于具备第1选择器，只在所述控制信号采用所述第1逻辑的场合，将所述第1时钟信号提供给所述第1时钟传输布线的一端，在所述控制信号采用所述第1逻辑以外的逻辑的场合，将第1固定电位提供给所述第1时钟传输布线的一端；只在所述控制信号采用所述第2逻辑的场合，将所述第2时钟信号提供给所述第2时钟传输布线的一端，所述控制信号采用所述第2逻辑以外的逻辑的场合，将第2固定电位提供给所述第2时钟传输布线的一端。
4.如权利要求3所述的时钟信号传输电路，其特征在于还具备第2选择器，在所述控制信号采用所述第1逻辑的场合，将所述第1时钟传输布线与自身的外部连接，在所述控制信号采用所述第2逻辑的场合，将所述第2时钟传输布线与自身的外部连接。
5.如权利要求4所述的时钟信号传输电路，其特征在于还具备传输所述控制信号的控制布线；所述控制布线与所述第1时钟传输布线一同夹着所述第2时钟传输布线，或者与所述第2时钟传输布线一同夹着所述第1时钟传输布线。
6.如权利要求5所述的时钟信号传输电路，其特征在于还具备屏蔽布线，与所述控制布线一同夹着所述第1时钟传输布线以及所述第2时钟传输布线，具有固定电位。
7.如权利要求4所述的时钟信号传输电路，还接收具有比所述第2频率高的第3频率的第3时钟信号，其特征还在于选择性接收所述第1时钟信号、所述第2时钟信号、所述第3时钟信号；所述控制信号采用与所述第1逻辑以及第2逻辑都不同的第3逻辑；还具备传输所述第3时钟信号、比所述第2时钟传输布线宽度更宽的第3时钟传输布线，以及传输所述控制信号的多根控制布线；所述第1选择器，只在所述控制信号采用所述第3逻辑的场合，将所述第3时钟信号提供给所述第3时钟传输布线一端，所述控制信号采用所述第3逻辑以外逻辑的场合，将第3固定电位提供给所述第3时钟传输布线的一端；所述第2选择器，在所述控制信号采用所述第3逻辑的场合，将所述第3时钟传输布线与外部连接，所述多根控制布线配置成夹着所述第1时钟传输布线、第2时钟传输布线、第3时钟传输布线。
8.如权利要求1至7任一项所述的时钟信号传输电路，其特征在于还具备第1缓冲器，介于所述第1时钟传输布线中，中转所述第1时钟信号的传输；第2缓冲器，介于所述第2时钟传输布线中，中转所述第2时钟信号的传输，比所述第1缓冲器的电流驱动能力高。
9.如权利要求3所述的时钟信号传输电路，其特征在于还具备第1时钟传输网，传输所述第1时钟信号；第2时钟传输网，传输所述第2时钟信号，所述第1时钟传输网以及所述第2时钟传输网中，设置包括第2选择器的多个单元，所述每个第2选择器，通过所述第1时钟传输网，与所述第1时钟传输布线连接；通过所述第2时钟传输网，与所述第2时钟传输布线连接，所述控制信号采用所述第1逻辑的场合，将所述第1时钟传输网与自身的外部连接，所述控制信号采用所述第2逻辑的场合，将所述第2时钟传输网与自身的外部连接。
10.如权利要求4所述的时钟信号传输电路，其特征在于还具备传输所述第1时钟信号以及所述第2时钟信号任意一个时钟传输网；所述时钟传输网中设置多个单元，所述单元中，通过所述第2选择器及所述时钟传输网这个顺序，传输所述第1时钟信号以及所述第2时钟信号之一。
全文摘要
根据所提供的时钟信号频率，在使动作速度和消耗功率合理的同时，传输时钟信号。时钟发生器10a输出第1时钟信号以及第2时钟信号的任意一个。第2时钟信号比第1时钟信号频率高。选择器81a在控制信号CNTL1的控制下，在从时钟发生器10a输出第1时钟信号的场合，将其提供给时钟传输布线42，在输出第2时钟信号的场合，将其提供给时钟传输布线41。时钟传输布线41比时钟传输布线42的宽度宽。选择器82a在控制信号CNTL1的控制下，将时钟传输布线41、42任意一个与外部连接。
文档编号H01L21/82GK1501477SQ03133200
公开日2004年6月2日 申请日期2003年7月25日 优先权日2002年11月18日
发明者伊藤仁一 申请人:株式会社瑞萨科技