专利名称：具有多层布线层的半导体器件及其制造方法
技术领域：
本发明涉及半导体器件，特别是涉及叠层多个布线层构成的具有多层布线层的半导体器件及其制造方法。
背景技术：
当前正在使用各种具有多层布线层的半导体器件。从SOC(芯片基硅)时代开始，制造在单个芯片上搭载了存储器、逻辑电路、模拟电路等所谓各种IP(知识产权)的系统LSI等。取入设计多种IP的系统LSI等的SOC的工艺复杂而且很长，特别是布线层的总数超过10层的SOC经过非常复杂的工艺花费很长时间进行制造。但是，一般SOC产品的特征是寿命周期短。因此，缩短开发TAT(周转时间)就是非常重要的。
例如，在半导体衬底上形成晶体管等半导体元件，在其上面顺序淀积形成布线层的LSI中，直到在半导体衬底上试做形成了晶体管和第1层布线层的部分(以下，称为基底)花费大约20天。另外，用于形成一层布线层的制造时间是大约5天。即，为了在上述基底的上方形成例如10层的布线层要花费大约50天，如果与基底一起进行制造则花费大约70天左右。
如以上那样，以往的半导体器件的制造工艺，特别是形成多层的SOC产品的制造工艺复杂，在其试制开发(LOT)或者制造方面存在着花费很多时间的问题。另外，如上述那样，由于SOC产品的寿命周期短，因此还存在着试制开发不能够花费大量时间的问题。
发明内容
本发明一实施形态的具有多层布线层的半导体器件的制造方法是形成在衬底上具有至少1个基底布线层的基底，其中，该基底具有第1粘贴面，形成具有至少1个上部布线层的至少1个上部构造体，其中，该上部构造体具有第2粘贴面，由上述第1、第2粘贴面在预定的位置把上述上部构造体以及上述基底粘接在一起。
另外，本发明的其它形态的具有多层布线层的半导体器件具有在衬底上形成了至少1个基底布线层的基底，其中，该基底具有第1粘贴面，包括至少1个上部布线层的至少1个上部构造体，其中，该上部构造体具有与上述第1粘贴面接合的第2粘贴面。
图1是示出本发明一实施形态的在形成于半导体衬底上的基底上通过粘贴具有多层布线层的上部构造体形成的半导体器件的构造的剖面图。
图2A是示出作为图1所示的半导体器件的基底的第1多层布线层的制造工艺的构造的剖面图。
图2B是示出接在图2A后面的作为图1所示的半导体器件的基底的第1多层布线层区的制造工艺的构造的剖面图。
图2C是示出接在图2B后面的作为图1所示的半导体器件的基底的第1多层布线层区的制造工艺的构造的剖面图。
图3A是示出接在图2C后面的半导体器件的第1多层布线层区的制造工艺的构造的剖面图。
图3B是示出接在图3A后面的半导体器件的第1多层布线层区的制造工艺的构造的剖面图。
图4是示出在硅衬底上形成与图1所示的半导体器件的基底单独制造的第2多层布线层区时的制造工艺的构造的剖面图。
图5是示出在硅衬底上形成与图1所示的半导体器件的基底单独制造的第3多层布线层区时的制造工艺的构造的剖面图。
图6A是详细地示出图1所示的粘接前的半导体器件的第1多层布线层区和第2多层布线层区的粘贴面的构造的剖面图。
图6B是详细地示出图6A所示的半导体器件的第1多层布线层区和第2多层布线层区的粘贴面的构造的剖面图。
图7A是详细地示出图1所示的粘接前的半导体器件的第2多层布线层区和第3多层布线层区的粘贴面的构造的剖面图。
图7B是详细地示出图7A所示的半导体器件的第2多层布线层区和第3多层布线层区的粘贴面的构造的剖面图。
图8A是示出其它实施形态中的在半导体器件的第3多层布线层区的粘贴部分中具有焊锡的构造的剖面图。
图8B是示出接在图8A后面的用层间绝缘膜覆盖了在半导体器件的第3多层布线层区的粘接部分中所具有的焊接构造的剖面图。
图8C是示出接在图8B后面的把半导体器件的第2多层布线层区与第3多层布线层区粘贴前的粘贴面的构造的剖面图。
图8D是示出接在图8C后面的在半导体器件的第2多层布线层区与第3多层布线层区的粘贴部分的布线连接中使用焊锡的构造的剖面图。
图9A是示出另一个实施形态中的在半导体器件的第3多层布线城区的粘贴部分中使用硅衬底的布线部分的构造的剖面图。
图9B是示出接在图9A后面的粘贴前的半导体器件的第2多层布线层区和第3多层布线层区的粘贴面的构造的剖面图。
图9C是示出接在图9B后面的在半导体器件的第2多层布线层区与第3多层布线层区的粘贴部分中使用硅衬底的布线部分的构造的剖面图。
图10A是示出在另一个实施形态中的半导体器件的第2多层布线层区的粘贴部分中，在高质玻璃中形成布线部分的状况的剖面图。
图10B是示出接在图10A后面的粘贴前的半导体器件的第2多层布线层区和第3多层布线层区的粘贴面的构造的剖面图。
图10C是示出接在图10B后面的在半导体器件的第2多层布线层区与第3多层布线层区的粘贴部分中使用高质玻璃中的布线部分的构造的剖面图。
具体实施例方式
以下，参照
本发明的实施形态。另外，在以下叙述的实施形态中，虽然包含同样构成的多个布线层，但是在这些布线层中，对于发挥同样作用的多个构成要素，例如像图1所示的参考符号60a、60b、60c、…那样，使用由字母不同的相同数字构成的符号，并且节略每次的详细说明。另外，以下说明的实施形态的布线为了使用铜布线，在所需要的位置使用了铜扩散阻挡膜，而铜以外的其它金属或者包括铜的布线根据需要通过使用扩散阻挡膜当然也同样能够实施。
图1的剖面图示出在预定的衬底10上包括基极布线层区在内全部共形成了11层布线层的本发明一实施形态的半导体器件总体的剖面构造。
图1所示的半导体器件由在半导体衬底10上形成的由5层布线层构成的作为基底的第1多层布线层区101，连接在其上面的由4层布线层构成的作为第1上层构造体的第2多层布线层区102，进而连接在其上面由2层布线层构成的作为第2上层构造体的第3多层布线层区103构成。
基底即第1多层布线层区101具有形成在该半导体衬底10上的MOS型晶体管108、109以及形成在半导体衬底10的上部的作为基底布线层的第1布线层110以及同样作为基地布线层的第2～第5布线层区100a～100d。
作为第1上部构造体的第2多层布线层区102具有第6～第9布线层区100e～100h。另外，作为第2上部构造体的第3多层布线层区103具有第10以及第11布线层区100i、100j、钝化膜90、91以及高质玻璃83b。
这里，为了形成图1所示的半导体器件，分别单独形成第1多层布线层区101，第2多层布线层区102，第3多层布线层区103。然后，把第1多层布线层区101与第2多层布线层区102，第2多层布线层区102与第3多层布线层区103结合。在该结合时，通过把每一个进行粘贴结合成一体。
以下，顺序说明形成第1多层布线层区101的工艺。
首先，在半导体衬底10上形成P阱11a和N阱11b。在半导体衬底10上部的各阱的边界部分，形成例如STI(浅沟槽隔离)用的元件分离绝缘膜12a，12b。
在P阱11a上形成第1MOS晶体管108，在N阱11b上形成第2MOS晶体管109。在形成了上述第1以及第2MOS晶体管108、109以后，在包含有这些第1以及第2MOS晶体管108、109的半导体衬底10的表面形成薄膜绝缘膜18。
在形成了该薄膜绝缘膜18以后，在半导体衬底10的上部，形成第1布线层区110。该第1布线层区110具有层间绝缘膜20，层间膜势垒层(以下，称为腐蚀阻挡膜)21，层间绝缘膜(低k膜)24，腐蚀阻挡膜25以及铜扩散阻挡膜39，这些膜顺序地向上方淀积。
另外，在第1布线层区110内具有接点22的第1布线部分111，布线部分211以及独立布线212、213形成在层间绝缘膜24和腐蚀阻挡膜25内的预定位置。这里，上述第1布线部分111的接点22的下端如图所示那样贯通绝缘膜18，形成为使得与第1MOS晶体管108一方的源/漏区17c导通。
在第1布线层110的上部形成第2布线层100a。该第2布线层100a具有形成在铜扩散阻挡膜39上的层间绝缘膜41a、腐蚀阻挡膜42a、铜扩散阻挡膜60a，按照该顺序，顺序地向上方淀积。
另外，在第2布线层100a内形成第2布线部分112a，从属布线214a，独立布线215a、216a。这里，第2布线层100a内的第2布线112a的下表面形成为使得与第1布线111的上表面连接。另外，从属布线214a形成为使得与布线部分211连接。
作为第2布线层100a的上层布线的第3～第5布线层100b～100d的构造与上述第2布线层100a同样形成。这些第3布线层100b至第5布线层100d与第2布线层100a相同，分别具有层间绝缘膜41b～41d，腐蚀阻挡膜42b～42d，铜扩散阻挡膜60b～60c，第3第5布线部分112b～112d，从属布线214b～214d以及独立布线215b～215d，216b～216d。
这里，第1布线部分111至第5布线部分112d分别以直线状顺序向上方叠层，连接成使得相互成为导通状态。另外，第5布线层100d与其下面的其它布线层不同，不具有铜扩散阻挡膜。对于这一点在后面进行说明。
这样，图1所示的第1多层布线层区101的最上层是腐蚀阻挡膜42d。另外，在上述腐蚀阻挡膜42d的表面，形成为露出第5布线部分112d，从属布线214d，独立布线215d，216d的顶端。
另外，这里虽然没有进行图示，但是在最上层的腐蚀阻挡膜42d的表面上根据需要作为用于把基底的第1多层布线层区101的内部进行保护防止受到机械、化学等各种损伤的被膜，形成钝化膜。该钝化膜如在后面说明的那样，在把作为基底的第1多层布线层区101与第2多层布线层区102粘贴构成为一体时，可以削除。这是因为为了与形成在第6布线层100e内部的第6布线部分113e连接，需要剥离出第5布线部分112d的上表面，而且进行镜面精加工。
另一方面，在该实施形态中，在第6布线层100e的下表面不是使用上述钝化膜进行覆盖，而是形成高质玻璃。该高质玻璃也在粘贴前去除。对于这一点也在后面叙述。
例如，通过CMP进行镜面精加工露出上述第5布线部分112d的上表面，形成粘贴面。在这样形成的第1多层布线层区101的上表面的粘贴面上，按压并粘接与在第2多层布线层区102中同样形成的粘贴面。
这里，在上述第1多层布线层区101的上部粘贴的第2多层布线层区102与第1多层布线层区101分别形成。以下，说明其结构。
第2多层布线层区102的第6布线层100e如在后面详细叙述的那样，在高质玻璃衬底的上面按照腐蚀阻挡膜71a，层间绝缘膜72e，腐蚀阻挡膜73e以及铜扩散阻挡膜80e的顺序，顺序淀积形成。另外，在第6布线层100e的内部，具有第6布线部分113e，独立布线部分217e、218e。
如果第1多层布线层区101与第2多层布线层区102粘贴在一起，则形成在第6布线层100e内的第6布线部分113e的底面与第5布线层区100d的第5布线部分112d的上表面连接。
第2多层布线层区102具备连续在第6布线层100e的上面的顺序叠层形成的第7布线层区100f至第9布线层区100h。第7布线层区100f至第9布线层区100h与第6布线层区100e同样构成，分别具有层间绝缘膜72f～72h，腐蚀阻挡膜73f～73h，铜扩散阻挡膜80f～80g，第7～第9布线部分113f～113h以及独立布线部分217f～217h、218f～218h。这里，第6布线部分113e至第9布线部分113h分列连接成导通状态。另外，上述第9布线层100h与布线层100d相同，不具有铜扩散阻挡膜。
即，图1所示的第2多层布线层区102的最上层是腐蚀阻挡膜73h。另外，在露出上述腐蚀阻挡膜73h的表面的状态下，在多层布线层区102的最上部的布线层100h的表面部分中，形成第9布线部分113h，独立布线部分217h、218h。
这里，根据需要，在最上层的腐蚀阻挡膜73h的表面，形成直到开始粘接作业为止一直保护布线层区100h的表面的被膜，例如钝化膜。其中，由于在图1中已经进行了粘贴，因此去除掉了该钝化膜，没有进行图示。即，在与单独形成的第3多层布线层区103的粘贴时，消除钝化膜，这是由于为了与形成在第10布线层区100i上的第10布线部分114i连接而需要剥离第9布线部分113h的上表面。
另外，虽然在后面叙述，但是在实施形态中，示出了不使用钝化膜而使用高质玻璃的保护膜的例子。在第2多层布线层区102上表面通过粘贴形成第3多层布线层区103。
其次，详细地说明该第3多层布线层区103的结构。
该第3多层布线层区103的第10布线层100i通过顺序淀积腐蚀阻挡膜71b，层间绝缘膜94i，腐蚀阻挡膜95i，层间绝缘膜96i以及铜扩散阻挡膜97i而形成。另外，在第10布线层100i的预定位置，形成第10布线部分114i和独立布线部分219i。这里，在第10布线层区100i内所形成的第10布线114i的底面从腐蚀阻挡膜71b的底面露出，形成为与第9布线层100h的第9布线113h的上表面连接。
在第3多层布线层区103中，具备连接在第10布线层区100i的上面的同样顺序淀积形成的第1布线层100j。第1布线层100j与第10布线层100i同样形成，具有顺序叠层了层间绝缘膜94j，腐蚀阻挡膜95r，层间绝缘膜96j，铜扩散阻挡膜97j，第1布线部分114j以及独立布线部分219j。这里，相互连接使得第10的布线部分114i的上表面与第11布线部分114j的底面成为导通状态。
另外，在上述形成的第3多层布线层区103的第11布线部分100j的铜扩散阻挡膜97j的上表面上，顺序形成钝化膜90、91以及高质玻璃83b。
这样，分别形成作为基底的第1多层布线层区101，作为第1上部构造体的第2多层布线层区102以及作为第2上部构造体的第3多层布线层区103。在形成具有在图1所示的半导体衬底10上形成的11层布线层110，100a～100j的多层布线层构造的半导体器件时，通过简单地按压上述第1～第3多层布线层区101、102、103的分别镜面精加工了的粘贴面，能够容易而且牢固地粘贴。
这样，晶体管108的源/漏区17c连接成使得从与基底布线层110的接点22连接的第1布线部分111到作为第2上部构造体的第3多层布线层区103的第11布线层100j的第11布线部分114j成为导通状态。
其次，参照图2A～图3B对于图1所示的作为半导体器件的基底的第1多层布线层区101详细地说明其制造工艺。
首先，在图2中，在半导体衬底10上形成P阱11a以及N阱11b、11c。在半导体衬底10上部的不同导电类型的阱11a、11b以及11a、11c的边界部分分别形成元件分离绝缘膜12a、12b。
在元件分离绝缘膜12a、12b之间的P阱11a的上部，顺序形成栅极氧化膜13b，栅极电极14b，绝缘层15b。在该状态下，在与上述栅极氧化膜13b邻接的半导体衬底10的上方，以上述绝缘层15b作为掩模，通过离子注入法等形成源/漏区的LDD区。
在栅极氧化膜13b，栅极电极14b以及绝缘层15b的两端，在形成了上述LDD区以后形成各个栅极侧壁绝缘膜16c、16d。然后，源/漏区17b、17c以上述栅极侧壁绝缘膜16c、16d作为掩模，通过离子注入法等形成。
这样，在P阱11a的上部形成MOS晶体管108。
同样，在用元件分离绝缘膜12b分离了的N阱1b的上部形成MOS晶体管109。MOS晶体管109与MOS晶体管108相同，具有栅极氧化膜13c，栅极电极14c，绝缘层15c，栅极侧壁绝缘膜16e、16f以及具有LDD区的源/漏区17d、17e。
另外，在元件分离绝缘膜12a上与MOS晶体管108相同，生成具有栅极氧化膜13c，栅极电极14a、绝缘层15a以及栅极侧壁绝缘膜16a、16b的电极构造。该电极构造由于形成在元件分离绝缘膜12a的上部，因此不形成源/漏区。即，在元件分离绝缘膜12a上形成的栅极电极14a例如用作为布线。这里，虽然在N阱11c上形成了源/漏区17a，但是示出未图示的MOS晶体管的源/漏区的一方。
薄膜状栅极绝缘膜18形成在包括MOS晶体管108、109的半导体衬底10的整个表面上。进而，在栅极绝缘膜18的上部整体中，形成层间绝缘膜20以及铜的扩散阻挡膜21。
在该状态下，由于在MOS晶体管108的源/漏区17c的上方形成金属势垒层22以及接点23，因此腐蚀层间绝缘膜20以及铜的扩散阻挡膜21。然后，例如使用单金属镶嵌法形成金属势垒层22以及接点23。在形成了这些金属势垒层22以及接点23以后，用CMP研磨扩散阻挡膜21，使得这些金属势垒层22，接点23精加工成与扩散阻挡膜21成为相同的平面。
进而，在上述形成的扩散阻挡膜21的上部顺序淀积层间绝缘膜(低k膜)24以及腐蚀阻挡膜25。图2A示出该状态。
接着，如图2B所示，在腐蚀阻挡膜25的上表面上淀积绝缘膜26，进而在绝缘膜26上形成抗蚀剂膜27。抗蚀剂膜27用通常的光刻法构图。接着，把该构图了的抗蚀剂膜27作为腐蚀掩模，在预定的位置腐蚀层间绝缘膜24，腐蚀阻挡膜25以及绝缘膜26，形成具有到达扩散阻挡膜21的深度的布线槽28a、28b、28a以及28d。
其结果，在布线槽28d的底部露出接点23的上表面。另外，布线槽28a、28b、28c也在例如没有形成晶体管108、109的元件分离绝缘膜12a上方的位置形成。如果形成上述布线槽28a～28d，则剥离抗蚀剂膜27以及绝缘膜26。
然后，如图2C所示，在上述形成的布线槽28d的内壁形成金属势垒层30，进而在该金属势垒层30内淀积金属层，形成第1布线35。另外，同时还在布线槽28a、28b、28c中形成各个金属势垒层31、32、33以及布线36、37、38。
这里，把金属势垒层22，接点23，金属势垒层30以及第1布线35统称为第1布线部分111。同样，把金属势垒层31和布线36统称为布线部分211，把金属势垒层32和布线37统称为独立布线部分212，把金属势垒层33和独立布线38统称为独立布线部分213。
在腐蚀阻挡膜25，第1布线部分111，布线部分211，独立布线部分212以及独立布线部分213的上表面形成铜扩散阻挡膜39，形成基底101的第1布线层110。
接着，如图3A所示，在层间绝缘膜39的上部，顺序淀积层间绝缘膜41a，腐蚀阻挡膜42a以及绝缘膜43a。进而，为了使用双金属镶嵌法，淀积用预定的第1图形形成的抗蚀剂膜44。以该第1图形的抗蚀剂膜44为腐蚀掩模进行腐蚀，在层间绝缘膜41a，腐蚀阻挡膜42a以及绝缘膜43a的预定位置形成通孔40a、40b。上述通孔40a形成在布线部分211的上部，通孔40b形成在第1布线部分111的上部。
接着，为了形成预定的布线槽51a、51b、51c、51d，上述抗蚀剂膜44如图3A所示，形成为用于形成布线槽的第2图形形状。把该抗蚀剂膜44作为腐蚀掩模，再次进行腐蚀，在一方的形成了通孔40a的位置形成布线槽51a，在另一方的形成了通孔40b的位置形成布线槽51b。在其它的2个预定位置，这里是在与布线槽51a邻接的位置分别形成布线槽51c、51d。如果形成各个布线槽，则剥离抗蚀剂膜44以及绝缘膜43a。
然后，如图3B所示，在上述形成的一方的通孔40b以及布线槽51b的内面上形成势垒层46a，进而在该势垒层46a的内部淀积导电体形成第2布线50a。在另一方的通孔40a以及布线槽51a的内面同样地形成势垒层46b和布线47a。另外，在布线槽51c、51d中分别形成势垒层44a、45a以及布线48a、49a。
这里，把金属势垒层46b和布线47a统称为从属布线部分214a，把金属势垒层46a和第2布线50a统称为第2布线部分112a。另外，把金属势垒层44a和布线48a统成为独立布线部分215a，把金属势垒层45a和布线49a统称为独立布线部分216a。这样，上述从属布线部分214a以及第2布线部分112a例如通过双金属镶嵌法形成。
上述形成的从属布线部分214a与布线部分211，独立布线部分216a与第1布线部分111分别处于导通状态。
上述腐蚀阻挡膜42a，从属布线部分214a，独立布线部分215a，独立布线部分216a以及独立布线部分216a的每一个与腐蚀阻挡膜42a一起通过CMP法平面化，在其平面的上面形成铜扩散阻挡膜60a。这样如图3B所示，形成第2基底布线层100a。
如在图1中说明过的那样，作为基底的第1多层布线层区101具备在半导体衬底10上顺序淀积形成的第1至第5基底布线层110以及100a～100d。这里，第3至第5基底布线层100b～100d与第2基底布线层100a同样构成，分别具有包括层间绝缘膜41b～41d，腐蚀阻挡膜42b～42d，铜扩散阻挡膜60b～60d，金属势垒层43b～43d的从属布线47b～47d的从属布线部分214b～214d，分别包括金属势垒层44b～44d和布线48b～48d的独立布线部分215b～215d，分别包括金属势垒层45b～45d和布线49b～49d的独立布线部分216b216d，分别包括金属势垒层46b～46d和第3～第5布线50b～50d的第3～第5布线部分112b～112d。
其中，在形成于半导体衬底10上的第1多层布线层区101的最上部没有形成上述的铜扩散阻挡膜。即，在作为第1多层布线层区101的最上部的腐蚀阻挡膜42d，从属布线部分214d，独立布线部分215d、216d以及第5布线部分112d的上面形成未图示的高质玻璃。为了确保与第2多层布线层区102粘贴的第1多层布线层区101的机械强度，根据需要安装该高质玻璃。另外，在晶体管108的源/漏区17c的正上方的位置沿着垂直方向顺序形成第1布线部分至第5布线部分111，112a～112d，使得成为相互导通状态。
另外，高质玻璃由SiN，SiC等形成。另外，关于在第1多层布线层区101上制造高质玻璃的方法由于使用以往已知的技术，因此省略说明。
这里，在用于形成上述栅极氧化膜13a、13b、13c的材料方面能够使用例如SiO2等，为了形成栅极电极14a、14b、14c，例如能够使用多晶硅等。
这样，在图1的实施形态中，形成在半导体衬底10上的第1多层布线层区101包括5层基底布线层区110，100a～100d。在特定的IP(知识产权)，例如DRAM中，为了在存储器芯中使用3～4层布线层，使用在衬底上顺序进行淀积，形成布线层的方法是妥当的，一般不使用粘贴面进行存储器芯部分的形成。由此，需要粘贴的是要顺序地在衬底上形成在存储器芯中使用的3～4层以上的更多布线层的半导体器件。
在该实施状态下，由于总体叠层11层布线层，因此基底的布线层仅做成5层，其余6层布线层分为2个多层布线层区，即，4层结构的第1上部构造体以及2层结构的第2上部构造体形成，最后通过把它们每一个粘贴而形成。
其次，参照图4，说明在图1所示的第1多层布线层区101的上部粘贴的作为第1上部构造体的第2多层布线层区102形成在另外制备的硅衬底上的状态的多层布线构造。
图4中，作为与图1的硅衬底10另外制备的半导体衬底的硅衬底70a上，形成具有腐蚀阻挡膜71a，层间绝缘膜72e，腐蚀阻挡膜73e以及铜扩散阻挡膜80e第6布线层100e。
在第6布线层区100e内，形成具有金属势垒层76e和第6布线79e的第6布线部分113e，同时，在预定的位置形成具有金属势垒层74e和布线77e的独立布线部分217e，以及具有金属势垒层75e和布线78e的独立布线部分218e。这里，第6布线部分113e与布线部分112a相同，能够通过在用双金属镶嵌法形成的布线槽中淀积铜形成，另外，独立布线部分217e、218e能够通过在用单金属镶嵌法形成的布线槽中淀积铜形成。
这里，构成为在硅衬底70a上，预先形成例如未图示的对位标记，使得在以后的工艺中当粘贴第1多层布线层区101和第2多层布线层区102时，使用该对位标记，第6布线部分113e正确地与多层布线层区101一侧的第5布线部分113d连接。
第2多层布线层区102具有4层布线层，具备在第6布线层100e的上面顺序叠层形成的第7至第9布线层100f～100h。第7至第9布线层100f～100h与第6布线层100e同样构成，分别具有包括层间绝缘膜72f～72h，腐蚀阻挡膜73f～73h，铜扩散阻挡膜80f～80g，金属势垒层74f～74h和布线77f～77h的独立布线部分217f～217h，包括金属势垒层75f～75h和布线78f～78h的独立布线部分218f～218h，包括金属势垒层76f～76h和第7至第9布线79f～79h的第7至第9布线部分217f～217h。
这里，在形成于硅衬底70a的第2多层布线层区102的最上部，即第9布线层100h的上面，没有形成在其它的布线层100e～100g上形成的铜扩散阻挡膜。代替该膜，在作为第2多层布线层区102的最上部的腐蚀阻挡膜73h，以及露出到与该腐蚀阻挡膜73h同一平面内的独立布线部分217h、218h以及第9布线部分113h的用CMP平坦化了的上面形成高质玻璃83a。为了提高粘贴的第2多层布线层区102的机械强度而安装该高质玻璃83a。另外，形成为使得第6布线部分至第9布线部分113e～113h成为相互导通状态，而且在衬底70a的上面沿着垂直方向直线形排列。
另外，关于制造在图4所示的硅衬底70a上部形成的第2多层布线层区102以及高质玻璃83a的方法由于使用以往已知的技术，因此省略其说明。
其次，参照图5，说明作为图1所示的第3多层布线层区103形成在硅衬底上的多层布线构造。
图5中，在作为另外制备的半导体衬底的硅衬底70b上形成具有腐蚀阻挡膜71b，层间绝缘膜94i，腐蚀阻挡膜95i，层间绝缘膜96i以及铜扩散阻挡膜97i的第10布线层100i。在第10布线层100i内，在各个预定的位置形成具有金属势垒层86i和第10布线88i的第10布线部分114i，具有金属势垒层85i和布线87i的独立布线部分219i。
这里，第10布线部分114i与布线部分112a相同，能够在用双金属镶嵌法形成的布线槽中淀积铜形成，另外，独立布线部分87i能够通过在用单金属镶嵌法形成的布线层区中淀积铜形成。
这里，在硅衬底70b上与图4相同，预先形成例如未图示的对位标记，构成为使得在后面的工艺中，当在第2多层布线层区102上粘贴第3多层布线层区103时，使用该对位标记，第10布线部分114i与多层布线层区102一侧的第9布线部分11h正确地连接。
第3多层布线层区103具备在第10布线层区100i上叠层形成的第1布线层区100j。第11布线层区100j与第10布线层区100i同样构成，具有包括层间绝缘膜94j，腐蚀阻挡膜95j，层间绝缘膜96j，铜扩散阻挡膜97j，金属势垒层86j和第1布线88j的第11布线部分114j，包括金属势垒层85j和布线87j的独立布线部分219j。形成在预定的位置使得第10布线部分11i和第11布线部分114j成为导通状态。
在上述铜扩散阻挡膜97j的上面，顺序形成钝化膜90、91以及高质玻璃层83b。该实施例的情况下，由于第3多层布线层区103是半导体器件的最上层，因此形成钝化膜90、91。另外，该高质玻璃层83b与图4的多层布线层区102相同，为了提高机械强度而安装。其中，由于在该多层布线层区103上没有粘贴的布线层，因此也可以在通过粘贴形成了半导体器件以后，用研磨去除。
另外，关于制造在图5所示的硅衬底70b的上部形成的第3区域103，钝化膜90、91以及高质玻璃层83b的方法使用以往已知的技术，因此省略其说明。
以下说明在图1至图5所示的各个接点、通孔以及布线部分中作为导电性的金属淀积了例如铜的情况，而也能够使用铜以外的例如包含铜的导电性材料等各种材料。另外，作为腐蚀阻挡膜，例如使用SiO2绝缘膜，作为铜扩散阻挡膜，例如使用SiN形成。进而，作为层间绝缘膜，例如以包含磷或者硼的SiO2为材料形成，而除去SiO2以外也可以使用FSG等其它的材料形成。
除此以外，例如层间绝缘膜等也可以代替使用单一层构造，做成由多种材料形成的叠层构造。
在以上说明的实施形态中，分别单独地形成在图1所示的半导体衬底10上所形成的第1多层布线层区101～103。使用这些形成的第1多层布线层区101～103，通过粘贴形成图1所示的半导体器件。以下，使用图6A至图7B说明多层布线层的粘贴技法。
图6A中示出在图4所示的硅衬底70a上形成第2多层布线层区102和高质玻璃层83a以后，除去硅衬底70a露出了腐蚀阻挡膜71a的状态。
另外图6A中还示出应该与该第2多层布线层区102粘贴的基底多层布线层区101的最上部分。即，根据需要剥离形成在半导体衬底10上部的第1多层布线层区101的上部所形成的高质玻璃层，露出第5布线层区100d的腐蚀阻挡膜42d的同时，还示出在同一个面上露出了第5布线部分50d，从属布线部分214d以及独立布线层215d、216d的各个上表面的状态。
这里，把在腐蚀阻挡膜71a的下面内露出了第6布线部分113e的面作为第2粘贴面2，把腐蚀阻挡膜42d，第5布线部分112d，从属布线部分214d以及独立布线层215d、216d露出的面作为第1粘贴面1。
这些第1、第2粘贴面1、2例如通过CMP研磨，进行镜面精加工。另外，也可以在通过CMP粗研磨了以后，进而，使用进行通过药品或者湿法处理实施的镜面精加工的CMP法，进行粘贴用的研磨。
研磨图4所示的硅衬底70a露出腐蚀阻挡膜71a的下面的研磨，以及使基底的腐蚀阻挡膜42d的上面露出的研磨不限于CMP，只要能够进行镜面精加工，例如也可以使用腐蚀等其它方法。
图6A中，在预定的位置对位的状态下相互按压进行了镜面精加工的第1、第2粘贴面1、2。由此，不使用任何粘接剂等，两者牢固地粘贴在一起。
图6B示出该状态的粘贴部分。这里，粘接成使得第5布线部分112d以及第6布线部分113e成为导通状态。其结果，作为基底的第1多层布线层区101与作为第1上部构造体的第2多层布线层区102粘接在一起。其次，参照图7A、7B说明使其与作为第2上部构造体的第2多层布线层区103粘贴的工艺。
图7A中示出研磨去除在图4所示的第2多层布线层区102的最上层形成的高质玻璃层83A，露出了腐蚀阻挡膜73h的状态。进而，还示出在图5所示的第3多层布线层区103中，研磨去除硅衬底70b，露出了腐蚀阻挡膜71b的状态。这里，在与腐蚀阻挡膜73h相同的面内露出了第9布线部分113h，布线部分217h以及布线部分218h的每一个的面是第3粘贴面3。另外，把在与腐蚀阻挡膜71b相同的面内露出了第10布线部分114i的面作为第4粘贴面4。
这里，作为研磨去除图4所示的高质玻璃层83a以及图5的硅衬底70b的方法除去CMP以外，还有以按照预定腐蚀速率的腐蚀等方法。另外，第3、第4粘贴面3、4的镜面精加工与第1、第2粘贴面1、2的镜面精加工同样进行。
如果进行上述镜面精加工，则第3、第4粘贴面3、4在预定位置被加压，粘贴在一起。图7B示出该粘贴部分的状态。这里，粘贴成使得第9布线部分113h与第10布线部分114i成为导通状态。其结果，完成具有图1所示构造的11层布线层110，100a～100j的半导体器件。
如以上说明的那样，把第1、第2粘贴面1、2进行镜面精加工粘贴在一起，把第3、第4粘贴面3、4进行镜面精加工粘贴在一起的方法并不需要过多的时间。因此，与以往为了形成多层布线的半导体器件所需要的时间相比较，能够缩短大量的制造时间。
例如，通过使用该实施形态的粘贴技法，直到形成在图1所示的衬底10上形成的多层布线了11层的半导体器件的试制时间是大约40天。即，在衬底10上形成基底的第1布线层区110需要大约20天，形成在其上面所形成的布线层100a～100d的各层需要大约5天，4层共需要大约20天，因此形成基底101需要大约40天。
另一方面，由于第2多层布线层区102是4层构造，因此其制作需要大约20天，由于第3多层布线层区103是2层构造，因此其制作需要大约10天。从而，如果同时开始这3个区域101、102、103的生成，则由于在它们的粘贴时不需要时间，因此总体的制造需要40天。
在以往的方法中，制造具有第1布线层区110的基底需要大约20天，形成在其上面形成的布线层区100a～100j的各层需要大约5天，10层共需要大约50天。从而，以往由于需要20天与50天合计的70天的天数，因此在上述实施形态的方法中，与以往相比较能够缩短30天左右的试制或者制造的时间。
这种情况下，如果把本发明适用在基底需要20天，10层的上部构造体需要50天的半导体器件的制造中，则能够用50天制造总体的半导体器件。这种情况下由于用以往的方法是70天，因此需要大约1.4倍的天数。
进而，在制造图1结构的半导体器件时，如果分别用20天形成1层的基底，把10层的上部构造体分开为2个各5层的上部构造体分别用25天制作，则总体的制造仅用25天就可完成。这种情况下由于用以往的方法是70天，因此需要大约2.8倍的天数。
本发明的粘贴技法在最少粘贴2个以上的多层布线层时是有效的。另外，在布线层等的金属面露出用SiN等绝缘膜形成的腐蚀阻挡膜的面内的状态下粘贴上述实施形态的第1至第4粘贴面1～4的每一个。在该粘贴的情况下，可知如果粘贴界面相互含有40％以上的金属部分，则能够实施良好的粘贴。从而，通过在该条件下进行，能够进行粘接强度高的粘贴。
另外，如图1至图6B所示那样，在半导体衬底10上成为导通状态那样形成第1布线部分111至第11布线部分114j中，越是上层的布线部分越粗地形成布线部分。即，较粗地生成布线部分是因为越是上层越需要降低形成布线部分的电阻。另外，该布线部分粗意味着增加上述粘贴部分的金属部分的比例，在实现牢固地粘贴方面也是有效的。
另外，在图1的实施形态中，在形成了基底的多种布线层区101以后，在粘贴之前检查是否按照设计形成了该部分。同样，在形成了第1、第2上部构造体102、103以后，在粘贴之前检查是否按照设计形成了这些部分。其结果，例如如果知道区域103不良，则仅再次生成该部分只需要大约10天就可以完成，而不需要再次重新制作半导体器件总体。
另一方面，在以往的半导体衬底上顺序多层地形成布线层的情况下，在已知由于工艺的不理想，与上述区域103相对应的部分是不良时，在从最初开始计算已经达到60天以上，即，在已经完成了八成的阶段，需要从最初开始重做。
在上述实施形态中，在进行粘贴时，在粘接面上使布线层自身露出，通过使用把该露出的布线层之间直接粘贴的技法，形成多层布线的半导体器件。但是，并不限于上述实施形态，如果在粘贴部分的布线上连接其它大面积的金属，在其上面进行粘贴，则能够具有余量地进行布线连接部分(接点)的对位。
图8A至图10C是基于这种考虑的实施形态的剖面图。以下，以单独制作图1的第2多层布线层区102和第3多层布线层区103进行粘贴的情况为例进行说明。这里，在第1多层布线层区101与第2部分布线层区102的粘贴中当然也能够得到相同的效果。
首先，如图5所示，在硅衬底70b上形成第3多层布线层区103。然后，在该图5的结构中，研磨硅衬底70b以及腐蚀阻挡膜71b。进而，研磨腐蚀阻挡膜71b的全部以及金属势垒层86j的下部使得露出第1布线部分114i的第10布线88i的下部。这里，假设在完全除去了腐蚀阻挡膜71b的位置结束研磨。
然后，溶融在与层间绝缘膜94i的下面同一个平面露出的第10布线88i以及金属势垒层86i的下部，浸渍在成为液体状的焊锡中以后取出。其结果，形成为图8A所示那样椭圆形的焊锡球98粘接在第10布线114i的下部。
然后，如图8B所示，在层间绝缘膜94i的下方按照遮挡焊锡球98的厚度形成层间绝缘膜99。
接着，如图8C所示，直到在上述形成的焊锡球98的接合中使用剖面积最宽的位置，即焊锡球98的最大直径的位置，用例如CMP法除去焊锡球98和层间绝缘膜99，进而进行镜面精加工。在进行该镜面精加工时例如也使用CMP法。
其结果，在同一个面上形成具有构成预定的微突点电极接点的半球形的焊锡接点98c和层间绝缘膜99下方表面的粘贴面5。
另一方面，研磨在图4所示的多层布线层区102的最上部中形成的高质玻璃83a，进行镜面精加工，如图8C所示制备形成了在腐蚀阻挡膜73h的表面露出了第9布线部分113h，布线部分217h、218h的状态的粘贴面3的第2多层布线层区102。
这些进行了镜面精加工的粘贴面3、粘贴面5在预定的位置对位后接合，加压并且粘合在一起。图8D示出其粘合部分。其结果，第9布线部分113h以及第10布线部分114i粘合在一起，使得借助焊锡接点98c成为导通状态。
由于这样作为微突点电极接点形成的焊锡接点98c形成在布线部分114i的下部，因此与图1所示的实施形态相比较能够保证粘贴的余量。
另外，在上述实施形态中，通过形成作为微突点电极接点所形成的焊锡接点98c，使得拓宽第10布线部分114i的下部的接合面积，能够保证粘贴的余量，而不使用焊锡接点98c，通过较粗地形成在第10布线部分114i的下部形成的粘贴面的支承部分也能够保证粘贴的余量。
另外，在上述实施形态中，作为布线部分114i的粘贴面，在支承部分的下部形成焊锡接点98c，拓宽接合面积，而也可以形成为在作为布线部分14i的粘贴面的支承部分下部的硅衬底70b中预先形成与焊锡接点98c相当的布线部分，通过把该布线部分用作为接合面，拓宽接合面积。
图9A至图9C是示出其一个例子的实施形态的剖面图，在图5中的布线部分114i的下部的硅衬底70b中，如图9A所示，生成布线部分122，拓宽了粘贴时的接合面积。这里，与上述实施形态相同的部分使用相同的符号并且省略其详细的说明。
首先，在图9A中，在硅衬底70b中形成布线槽，在该布线槽中形成具有金属势垒层120和铜布线部分121的布线部分122。
如果形成了布线部分122，则用CMP把表面平坦化以后，用与图5所示的相同的工艺形成第3多层布线层区103。
接着，如图9B所示，用CMP等腐蚀硅衬底70b直到露出布线部分122的金属势垒层120的下部。然后，用CMP通过镜面精加工处理金属势垒层120下部的露出面和硅衬底70b的腐蚀面，形成粘贴面6。在图9B中示出进行了镜面精加工的上述粘贴面6和第2多层布线城区120上面的粘贴面3。
接着，如图9C所示，通过在预定的位置接合粘贴面3与粘贴面6，进行加压，粘合在一起。其结果，第2多层布线层区102的第9布线部分113h以及第3多层布线层区103的第10布线部分114i经过布线部分122粘贴成导通状态。这样，由于形成提供比使布线部分114i下部的支承部分露出粘贴面还大的接合面积的布线部分122，因此能够进一步保证粘贴的余量。
图10A至图10C示出另一个实施形态。在该实施形态中，是图4所示的高质玻璃83a具有铜扩散防止效果的情况。在图9A至图9C的实施形态中完全除去高质玻璃83a使得露出腐蚀阻挡膜73h，而在图10A至图10C的实施形态中不削除高质玻璃83a，而如图10B所示那样，在内部形成布线部分125使得与第9布线部分113h连接。这里，与上述实施形态相同的部分标注相同的符号并且省略其详细的说明。
首先，在完成了图4所示的第2多层布线层区102以后，如图10A所示，在高质玻璃83a上面形成预定的抗蚀剂图形130。该抗蚀剂图形130用通常的光刻法形成。
如果完成抗蚀剂图形130，则以该抗蚀剂图形130为掩模进行高质玻璃层83a的腐蚀，使得露出第9布线部分113h的除去金属势垒层76h的布线部分79h的上表面。其结果，如图10A所示，在高质玻璃层83a的布线部分79h的上面形成布线槽123。
如果形成布线槽123，则剥离抗蚀剂图形130，在布线槽123内如图10B所示，形成金属势垒层124和具有铜布线125的布线部分126。然后，通过CMP法的研磨以及镜面精加工形成由布线部分126的上表面与高质玻璃层83a的上表面构成的粘贴面7。在图10B中示出进行了镜面精加工的上述粘贴面7与第3多层布线层区103的下表面的粘贴面4。
接着，如图10C所示，粘贴面4与粘贴面7在预定的位置接合，加压后粘贴在一起。由此，第9布线部分113h以及第10布线部分114i经过大面积的布线部分126粘接成导通状态。
这样，在高质玻璃层83a具有铜扩散防止效果的情况下，也可以不除去高质玻璃，而在高质玻璃层中形成布线部分126，上部的布线部分在这里与第10布线部分114i连接。由此，能够得到提高粘贴时的接合强度、导电性等效果的同时，由于能够用高质玻璃层保持机械强度，因此能够容易处理粘合时的第2多层布线层区120。
另外，在半导体器件的布线形成时，如已经说明过的那样，使用铜布线或者包含铜的材料的布线。特别是在使用了铜布线的情况下，在与铜布线邻接的布线层中需要形成铜扩散阻挡膜。
例如，着眼于图6B所示的第5布线层区100d与第6布线层区100e的粘合部分。这里，在第5布线部分112d与第6布线部分113e之间不形成铜扩散阻挡膜。这种情况下，例如能够把腐蚀阻挡膜71a形成为铜扩散阻挡膜。
或者，根据需要，当然也可以在第5布线部分112d与第6布线部分113e之间形成铜扩散阻挡膜。如果举出一个例子，则在图6A中，在剥离第5布线层100d的上部形成的高质玻璃83c形成了粘贴面1的状态下，能够在该粘贴面1的上面形成铜扩散阻挡膜。
这种情况下，由于第5布线部分112d用该铜扩散阻挡膜覆盖而绝缘，因此在该部分中需要形成连接孔。即，使得与第5布线部分112d连接那样在该连接孔中埋入导电体，形成未图示的接点。然后，通过CMP法把该连接孔上表面和铜扩散阻挡膜的上表面进行镜面精加工、形成粘合面。
另外，在粘贴面1～7中，如果粘贴的界面中的金属面对于绝缘物的比例是40％以上，则能够实施良好的粘合，而根据情况，当然该比例也可以是40％以下。
另外，本发明并不限定于上述各实施形态，在实施阶段不脱离其宗旨范围内，能够进行各种变形。
本领域普通技术人员容易得出附加的优点和改进。因此，本发明在更宽的方面不限于文中所描述和示出的特定细节和代表性实施例。因此，可以做出各种改进而不会脱离后附权利要求书及其等价物所限定总的发明概念的精神和范围。
权利要求
1.一种具有多层布线层的半导体器件的制造方法，包括形成在衬底上至少具有1个基底布线层的基底，其中，该基底具有第1粘贴面，形成至少具有1个上部布线层的至少1个上部构造体，其中，该上部构造体具有第2粘贴面，由上述第1、第2粘贴面把上述上部构造体以及上述基底在预定的位置粘合在一起。
2.根据权利要求1所述的半导体器件的制造方法，特征在于在进行了镜面精加工的状态下，使上述基底布线层的布线的一部分以及上部布线层的布线的一部分在上述第1、第2粘贴面露出。
3.根据权利要求1所述的半导体器件的制造方法，特征在于上述基底布线层以及上部布线层的布线由铜布线形成。
4.根据权利要求2所述的半导体器件的制造方法，特征在于上述基底布线层以及上部布线层的布线由铜布线形成。
5.根据权利要求1所述的半导体器件的制造方法，特征在于上述第1、第2粘贴面通过加压粘合在一起。
6.根据权利要求2所述的半导体器件的制造方法，特征在于上述第1、第2粘贴面通过加压粘合在一起。
7.根据权利要求2所述的半导体器件的制造方法，特征在于在上述第2粘贴面上形成焊锡突点电极的接点。
8.根据权利要求2所述的半导体器件的制造方法，特征在于在上述第2粘贴面的预定位置形成布线部分。
9.根据权利要求2所述的半导体器件的制造方法，特征在于上述上部构造体具有在预定的加强构件上形成的上部布线层，通过研磨上述加强构件形成上述第2粘贴面。
10.根据权利要求9所述的半导体器件的制造方法，特征在于在上述加强构件内的预定位置具有通过上述研磨露出的导电部分。
11.根据权利要求9所述的半导体器件的制造方法，特征在于用保护膜覆盖上述上部构造体的最上层。
12.一种具有多层布线层的半导体器件，包括在衬底上至少形成了1个基底布线层的基底，其中，基底具有第1粘贴面；至少包括1个上部布线层的至少1个上部构造体，其中，上部构造体具有与上述第1粘贴面接合的第2粘贴面。
13.根据权利要求12所述的具有多层布线层的半导体器件，特征在于在进行了镜面精加工的状态下，上述基底布线层的布线的一部分以及上部布线层的布线的一部分在上述第1、第2粘贴面中相互接合。
14.根据权利要求12所述的具有多层布线层的半导体器件，特征在于上述基底布线层以及上部布线层的布线由铜布线形成。
15.根据权利要求12所述的具有多层布线层的半导体器件，特征在于在上述第2粘贴面上具有焊锡突点电极的接点。
16.根据权利要求12所述的具有多层布线层的半导体器件，特征在于在上述第2粘贴面的预定位置具有布线部分。
17.根据权利要求12所述的具有多层布线层的半导体器件，特征在于上述上部构造体具有预定的加强构件以及在该加强构件上形成的上部布线层，在上述加强构件内的预定位置具有露出上述第2粘贴面的导电部分。
18.根据权利要求17所述的具有多层布线层的半导体器件，特征在于具有覆盖上述上部构造体的最上层的保护膜。
19.根据权利要求14所述的具有多层布线层的半导体器件，特征在于沿着上述铜布线的表面还进一步形成有用于防止形成上述铜布线的铜扩散的扩散阻挡膜。
20.根据权利要求12所述的具有多层布线层的半导体器件，特征在于上述第1粘贴面和第2粘贴面分别具有40％以上的金属面。
21.根据权利要求13所述的具有多层布线层的半导体器件，特征在于上述第1粘贴面和第2粘贴面分别具有40％以上的金属面。
22.根据权利要求14所述的具有多层布线层的半导体器件，特征在于上述第1粘贴面和第2粘贴面分别具有40％以上的金属面。
23.根据权利要求15所述的具有多层布线层的半导体器件，特征在于上述第1粘贴面和第2粘贴面分别具有40％以上的金属面。
24.根据权利要求16所述的具有多层布线层的半导体器件，特征在于上述第1粘贴面和第2粘贴面分别具有40％以上的金属面。
25.根据权利要求17所述的具有多层布线层的半导体器件，特征在于上述第1粘贴面和第2粘贴面分别具有40％以上的金属面。
26.根据权利要求18所述的具有多层布线层的半导体器件，特征在于上述第1粘贴面和第2粘贴面分别具有40％以上的金属面。
27.根据权利要求19所述的具有多层布线层的半导体器件，特征在于上述第1粘贴面和第2粘贴面分别具有40％以上的金属面。
全文摘要
形成在衬底上至少具有1个基底布线层的基底，其中，基底具有第1粘贴面；形成至少具有1个上部布线层的至少1个上部构造体，其中，上部构造体具有第2粘贴面，由上述第1、第2粘贴面在预定的位置把上述上部构造体以及上述基底粘合在一起。
文档编号H01L23/52GK1519912SQ0315507
公开日2004年8月11日 申请日期2003年8月27日 优先权日2003年1月30日
发明者宫本浩二 申请人:株式会社东芝