专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及制造该半导体器件的一种方法，特别涉及一种能够实现进一步微粉化(micronization)的半导体器件及制造该半导体器件的方法。
背景技术：
SRAM(静态随机存取存储器)为一种半导体存储器，该存储器的存储单元为触发器电路，并且可以高速运行。由p沟道晶体管形式的负载晶体管和n沟道晶体管形式的驱动晶体管构成的CMOS型SRAM普遍用于需要非常小的备用电源电流和低耗电量的领域。
在制造CMOS型SRAM过程中，在半导体衬底上形成构成存储单元的基本单元的6个晶体管，然后形成一用以覆盖这些晶体管的层间绝缘膜，并且在层间绝缘膜上形成连接各晶体管的电极的互连。
参考图33和图34说明提出的SRAM。图33为提出的SRAM的剖面图。图34为提出的示出其图案的SRAM的平面图。
在半导体衬底114上形成P型阱116p和n型阱116n。在上面形成有P型阱116p和n型阱116n的半导体衬底114上，形成用于限定器件区118a-118d的器件隔离区120。在上面形成有栅极绝缘膜122的半导体衬底114上形成栅极互连124a-124d。在栅极互连124a-124d的侧壁上形成一侧壁绝缘膜126。
横过器件区118a、118b形成栅极互连124a。栅极互连124a包括负载晶体管L1的栅极和驱动晶体管D1的栅极，并且栅极互连124a一般连接负载晶体管L1的栅极和驱动晶体管D1的栅极。在栅极互连124a两侧的器件区118a中形成源极/漏极扩散层130、131。栅极124a和源极/漏极扩散层130、131构成负载晶体管L1。在栅极互连124a两侧的器件区118b中形成源极/漏极扩散层132、133。栅极124a和源极/漏极扩散层132、133构成驱动晶体管D1。
横过器件区118c、118d形成栅极互连124b。栅极互连124b包括负载晶体管L2的栅极和驱动晶体管D2的栅极，并且栅极互连124b一般连接负载晶体管L2的栅极和驱动晶体管D2的栅极。在栅极互连124b两侧的器件区118c中形成源极/漏极扩散层128、129。栅极124b和源极/漏极扩散层128、129构成负载晶体管L2。在栅极互连124b两侧的器件区118d中形成源极/漏极扩散层134、135。栅极124b和源极/漏极扩散层134、135构成驱动晶体管D2。
横过器件区118b形成栅极互连124c。栅极互连124c包括传输晶体管T1的栅极，并且一般连接在彼此相邻的存储单元上形成的传输晶体管T1的栅极。在栅极互连124c的两侧的器件区118b中形成源极/漏极扩散层132、136。栅极124c和源极/漏极扩散层132、136构成传输晶体管T1。
横过器件区118d形成栅极互连124d。栅极互连124d包括传输晶体管T2的栅极，并且栅极互连124d一般连接在彼此相邻的存储单元上形成的传输晶体管T2的栅极。在栅极互连124d的两侧的器件区118d中形成源极/漏极扩散层134、137。栅极124d和源极/漏极扩散层134、137构成传输晶体管T2。
在具有这些晶体管L1，L2，D1，D2，T1，T2的半导体衬底上形成停止层138。在具有停止层138的半导体衬底上形成层间绝缘膜140。
在层间绝缘膜140上形成下至栅极互连124a-124d和源极/漏极扩散层128-137的接触孔142。在接触孔142中，埋置阻挡层144和钨层146形成的接触层148、148a、148b。栅极互连124a和源极/漏极扩散层128通过接触层148a彼此互连。栅极互连124b和源极/漏极扩散层130通过接触层148b彼此互连。
在埋置有接触层148、148a、148b的层间绝缘膜140上形成停止层174。在停止层174上形成层间绝缘膜176。在层间绝缘膜176中形成用以露出接触层148的槽形开口178。在槽形开口178中埋置由阻挡层180和铜层181形成的互连150。
由此，构成提出的SRAM。
下列参考文献公开本发明的背景技术。
日本未审查专利申请公开号2003-45961的说明书[专利参考文献2]日本未审查专利申请公开号2001-93974的说明书[专利参考文献3]日本未审查专利申请公开号Hei 9-162354的说明书[专利参考文献4]日本未审查专利申请公开号Hei 9-55440的说明书[专利参考文献5]日本未审查专利申请公开号2003-131400的说明书近来，为了降低成本及增加容量，要求存储单元进一步微粉化。为了微粉化存储单元，成功地形成微粉化的接触孔非常重要。已经提出可形成微粉化接触孔的技术，如采用比如带状光或其他光的修正的光的技术，采用中间色相移掩膜技术，形成一辅助图形(辅助图形或散射栅)的技术，及其他技术。然而，这些技术已经发现很难成功地形成约90nm×90nm的微粉化接触孔。由此，进一步的微粉化导致可靠性降低和产量降低。
发明内容
本发明的目的为提供一种可实现微粉化而不会降低可靠性和减少产量的半导体器件，及制造该半导体器件的方法。
根据本发明的一个方案，本发明提供一种半导体器件，包括一在半导体衬底上形成的栅极互连，其间形成有一栅极绝缘膜并包括一栅极；一第一源极/漏极扩散层，在靠近该栅极互连端部的半导体衬底中形成；一第二源极/漏极扩散层，在远离该栅极互连和该第一源极/漏极扩散层的该半导体衬底上形成；一绝缘膜，在该栅极互连、该第一源极/漏极扩散层和该第二源极/漏极扩散层上形成，并具有一槽形开口，用以整体露出该栅极互连、该第一源极/漏极扩散层之一和该第二源极/漏极扩散层之一；及一埋置在该槽形开口中的接触层。
根据本发明的另一个方案，本发明提供一种用于制造半导体器件的方法，该半导体器件包括一包含第一负载晶体管和第一驱动晶体管的第一反相器和，及包含第二负载晶体管和第二驱动晶体管的第二反相器，该方法还包括步骤在一半导体衬底上形成第一栅极互连，该第一栅极互连包括该第一负载晶体管的栅极和该第一驱动晶体管的栅极；和第二栅极互连，该第二栅极互连包括该第二负载晶体管的栅极和该第二驱动晶体管的栅极；在各个栅极的两侧的半导体衬底中形成一源极/漏极扩散层；在该半导体衬底、该第一栅极互连和该第二栅极互连上形成一绝缘膜；在该绝缘膜上形成第一槽形开口，用于整体露出该第一栅极互连、该第二负载晶体管的源极/漏极扩散层之一和该第二驱动晶体管的源极/漏极扩散层之一；和第二槽形开口，用于整体露出该第二栅极互连、该第一负载晶体管的源极/漏极扩散层之一和该第一驱动晶体管的源极/漏极扩散层之一；及在该第一开口和该第二开口中埋置一接触层。
在本发明中，在用于露出该栅极互连、该第二负载晶体管的源极/漏极扩散层和该第二驱动晶体管的源极/漏极扩散层的槽形开口中埋置该接触层，并且该接触层连接该栅极互连、该第二负载晶体管的源极/漏极扩散层和该第二驱动晶体管的源极/漏极扩散层。在本发明中，在另一个用于露出另一个栅极互连、该第一负载晶体管的源极/漏极扩散层和该第一驱动晶体管的源极/漏极扩散层的槽形开口中埋置另一接触层，并且所述另一接触层连接所述另一个栅极互连、该第一负载晶体管的源极/漏极扩散层和该第一驱动晶体管的源极/漏极扩散层。用于埋置该接触层和所述另一接触层的开口形成为槽形，通过该开口的图形能够使得图形占空比比具有小的长径和宽径的孔型接触孔的图形占空比更高。这允许采用在高图形占空比情况下适用的斜入射光曝光该槽形开口的图形，并发挥斜入射光的优点。因此，根据本发明，能够成功地形成用于埋置该接触层的槽形开口。由此，本发明能够提供即使在微粉化时仍不会降低可靠性和产量的半导体器件。
在本发明中，在分别露出该负载晶体管的源极/漏极扩散层、该驱动晶体管的源极/漏极扩散层、该传输晶体管的栅极和该传输晶体管的源极/漏极扩散层的槽形开口中分别埋置该接触层。用于埋置该接触层的开口形成为槽形，并且即使在微粉化时，也能够成功地形成该开口。由此，本发明能够提供即使在微粉化时也不会降低可靠性和产量的半导体器件。
根据本发明，在存储单元区的层间绝缘膜上形成该互连，由此在通过CMP抛光该互连材料中能够防止该半导体衬底表面上形成大的台阶。因此，本发明能够高产量地制造具有高可靠性的半导体器件。
此外，在存储单元区，在槽形开口中埋置接触层，并且在该外围电路区，在通常的具有相同长径和宽径的接触孔中埋置接触层，由此，在该存储单元区可实现高密度，并且在该外围电路区可实现高速度。
根据本发明，不仅在该存储单元区而且在该外围电路区，在层间绝缘膜中形成该槽形开口，并且在该槽形开口中埋置该接触孔。即使在微粉化时，也能够成功地形成用于埋置该接触层的该槽形开口。因此，根据本发明，也能够微粉化该外围电路区而不会降低可靠性和产量。
根据本发明，在靠近该栅极互连的区域沿该栅极互连的轴向对角地形成该接触层。这允许即使在形成图形中出现不对准，也能够通过接触层成功地连接该栅极互连、该第二负载晶体管的源极/漏极扩散层和该第二驱动晶体管的源极/漏极扩散层。在靠近另一个栅极互连的区域沿所述另一个栅极互连的轴向对角地形成另一接触层，这允许即使在形成图形中出现不对准，也能够通过另一接触层成功地连接所述栅极互连、该第一负载晶体管的源极/漏极扩散层和该第一驱动晶体管的源极/漏极扩散层。在形成该栅极互连和另一个栅极互连中，即使当该栅极互连和另一个栅极互连的图形的前端往回退，也能够成功地连接该栅极互连和该第二负载晶体管的源极/漏极扩散层及该第二驱动晶体管的源极/漏极扩散层，以及另一个栅极互连、该第一负载晶体管的源极/漏极扩散层和该第一驱动晶体管的源极/漏极扩散层。由此，本发明能够提供具有高可靠性及高产量的半导体器件。
根据本发明，在露出下互连部互连的槽形开口中埋置该接触层，并且通过在该槽形开口中埋置的接触层连接下部互连和上部互连。即使在微粉化时也能够成功地形成该槽形开口，并且能够成功地将该接触层填充入该开口。因此，根据本发明，能够微粉化半导体器件而不会降低可靠性和产量。
图1为根据本发明第一实施例的半导体器件的剖面图。
图2为根据本发明第一实施例的半导体器件存储单元区的平面图(1部分)。
图3为根据本发明第一实施例的半导体器件存储单元区的平面图(2部分)。
图4为根据本发明第一实施例的半导体器件的电路图。
图5为根据本发明第一实施例的半导体器件外围电路区的平面图。
图6A为用于形成层间绝缘膜中接触孔的掩膜图形的平面图。
图6B为用于形成层间绝缘膜中槽形开口的掩膜图形的平面图。
图7A及图7B光密度的仿真结果视图(1部分)。
图8为光密度的仿真结果视图(2部分)。
图9A及9B为提出的半导体器件的电子显微照片的平面图。
图10A和10B根据本发明第一实施例的半导体器件的电子显微照片的平面图。
图11为在用于制造根据本发明第一实施例的半导体器件的方法步骤中的该半导体器件剖面图，该图显示了该方法(1部分)。
图12为对应图11的图的存储单元区的平面图。
图13为对应图11的图的外围电路区的平面图。
图14为在用于制造根据本发明第一实施例的半导体器件的方法步骤中的该半导体器件剖面图，该图显示了该方法(2部分)。
图15为对应图14的图的存储单元区的平面图。
图16为对应图14的图的外围电路区的平面图。
图17为在用于制造根据本发明第一实施例的半导体器件的方法步骤中的该半导体器件剖面图，该图显示了该方法(3部分)。
图18为对应图17的图的存储单元区的平面图。
图19为对应图17的图的外围电路区的平面图。
图20为在用于制造根据本发明第一实施例的半导体器件的方法步骤中的该半导体器件剖面图，该图显示了该方法(4部分)。
图21为对应图20的图的存储单元区的平面图。
图22为对应图20的图的外围电路区的平面图。
图23为根据本发明第二实施例的半导体器件的剖面图。
图24为根据本发明第二实施例的半导体器件的平面图。
图25为在用于制造根据本发明第二实施例的半导体器件的方法步骤中的该半导体器件剖面图，该图显示了该方法(1部分)。
图26为对应图25的图的外围电路区的平面图。
图27为在用于制造根据本发明第二实施例的半导体器件的方法步骤中的该半导体器件剖面图，该图显示了该方法(2部分)。
图28为对应图27的图的外围电路区的平面图。
图29为根据本发明第三实施例的半导体器件的平面图。
图30为根据本发明第三实施例的改型的半导体器件的平面图。
图31为根据本发明第四实施例的半导体器件的平面图。
图32为根据本发明第四实施例的改型的半导体器件的平面图。
图33为提出+的SRAM的剖视图。
图34为提出的SRAM的图形的平面图。
具体实施例方式参考图1-图22说明根据本发明第一实施例的半导体器件和制造该半导体器件的方法。图1为根据本实施例的半导体器件的剖面图。图2为根据本实施例的半导体器件的存储单元区的平面图(1部分)。图3为根据本实施例的半导体器件的存储单元区的平面图(2部分)。图4为根据本实施例的半导体器件的电路图。图5为根据本实施例的半导体器件的外围电路区的平面图。
(半导体器件)通过参考图1-图5说明根据本实施例的半导体器件。在图1的图形中的左侧上，显示了用于形成存储单元的存储单元区10。在图1的图形中的右侧上，显示了用于形成外围电路晶体管的外围电路区12，该区位于存储单元区的外围。
首先，说明存储单元区10。
如图1所示，在存储单元区10的半导体衬底14上形成p型阱16p和n型阱16n。半导体衬底14为例如一p型硅衬底。
在形成有p型阱16p和n型阱16n的半导体衬底14上形成用于限定器件区18a-18d的器件隔离区20。
在半导体衬底14上形成栅极互连24a-24d(见图2)，其间形成有栅极绝缘膜22。在栅极互连24a-24d的侧壁上形成侧壁绝缘膜26。
如图2所示，横过器件区18a、18b形成栅极互连24a。栅极互连24a包括负载晶体管L1的栅极和驱动晶体管D1的栅极，并且栅极互连24a一般连接负载晶体管L1的栅极和驱动晶体管D1的栅极。栅极互连24a延伸至在器件区18c中形成的负载晶体管L2的源极/漏极扩散层28附近。
在栅极互连24a的两侧的器件区18a中形成源极/漏极扩散层30、31。栅极24a和源极/漏极扩散层30、31构成负载晶体管L1。
在栅极互连24a的两侧的器件区18b中形成源极/漏极扩散层32、33。栅极24a和源极/漏极扩散层32、33构成驱动晶体管D1。
横过器件区18c、18d形成栅极互连24b。栅极互连24b包括负载晶体管L2的栅极和驱动晶体管D2的栅极，并且栅极互连24b一般连接负载晶体管L2的栅极和驱动晶体管D2的栅极。栅极互连24b延伸至负载晶体管L1的源极/漏极扩散层30附近。
在栅极互连24b的两侧的器件区18c中形成源极/漏极扩散层28、29。栅极24b和源极/漏极扩散层28、29构成负载晶体管L2。
在栅极互连24b的两侧的器件区18d中形成源极/漏极扩散层34、35。栅极24b和源极/漏极扩散层34、35构成驱动晶体管D2。
横过器件区18b形成栅极互连24c。栅极互连24c包括传输晶体管T1的栅极，并且栅极互连24c一般连接在彼此相邻的存储单元上形成的传输晶体管T1的栅极。
在栅极互连24c的两侧的器件区18b中形成源极/漏极扩散层32、36。栅极24c和源极/漏极扩散层32、36构成传输晶体管T1。
横过器件区18d形成栅极互连24d。栅极互连24d包括传输晶体管T2的栅极，并且栅极互连24d一般连接在彼此相邻的存储单元上形成的传输晶体管T2的栅极。
在栅极24d的两侧的器件区18d形成源极/漏极扩散层34、37。栅极24d和源极/漏极扩散层34、37构成传输晶体管T2。
在其上形成有这些晶体管L1，L2，D1，D2，T1，T2的半导体衬底14上形成停止层38。在上面形成有停止层38的半导体衬底14上形成层间绝缘膜40。
在层间绝缘膜40上形成用于整体露出栅极互连24a的端部、负载晶体管L2的源极/漏极扩散层28和驱动晶体管D2的源极/漏极扩散层34的槽形开口(刻槽的开口)42a。槽形开口42a的宽度为例如90nm。在槽形开口42a中埋置阻挡层44和钨层46的接触层48a。
在层间绝缘膜40上形成用于整体露出栅极互连24b的端部、负载晶体管L1的源极/漏极扩散层30和驱动晶体管D1的源极/漏极扩散层32的槽形开口42b。槽形开口42b的宽度为例如90nm。在槽形开口42b中埋置接触层48b。
在层间绝缘膜40上形成用于露出负载晶体管L1的源极/漏极扩散层31的槽形开口42c。槽形开口42c沿栅极互连24a延伸。槽形开口42c的宽度为例如90nm。槽形开口42c的长度为例如180nm。在槽形开口42c中埋置接触层48c。
在层间绝缘膜40上形成用于露出负载晶体管L2的源极/漏极扩散层29的槽形开口42d。槽形开口42d沿栅极互连24b延伸。槽形开口42d的宽度与槽形开口42c的宽度相同。槽形开口42d的长度与槽形开口42c的长度相同。在槽形开口42d中埋置接触层48d。
在层间绝缘膜40上形成用于露出驱动晶体管D1的源极/漏极扩散层33的槽形开口42e。槽形开口42e沿栅极互连24a的轴向延伸。形成槽形开口42e，连接在彼此相邻的存储单元上形成的驱动晶体管D1的源极/漏极扩散层33。槽形开口42e的宽度为例如90nm。槽形开口42e的长度为例如530nm。在槽形开口42e中埋置接触层48e。
在层间绝缘膜40上形成用于露出驱动晶体管D2的源极/漏极扩散层35的槽形开口42f。沿栅极互连24b的轴向形成槽形开口42f。形成槽形开口42f，连接在彼此相邻的存储单元上形成的驱动晶体管D2的源极/漏极扩散层35。槽形开口42f的宽度与槽形开口42e的宽度相同。槽形开口42f的长度与槽形开口42e的长度相同。在槽形开口42f中埋置接触层48f。
在层间绝缘膜40上形成用于露出传输晶体管T1的栅极24c的槽形开口42g。槽形开口42g沿垂直于栅极互连24c的轴向方向延伸。在槽形开口42g中埋置接触层48g。
在层间绝缘膜40上形成用于露出传输晶体管T2的栅极24d的槽形开口42h。槽形开口42h沿垂直于栅极互连24d的轴向方向延伸。在槽形开口42h中埋置接触层48h。
在层间绝缘膜40上形成用于露出传输晶体管T1的源极/漏极扩散层36的槽形开口42i。槽形开口42i沿栅极互连24c的轴向延伸。槽形开口42i的宽度为例如90nm。槽形开口42i的长度为例如210nm。在槽形开口42i中埋置接触层48i。
在层间绝缘膜40上形成用于露出传输晶体管T2的源极/漏极扩散层37的槽形开口42j。槽形开口42j沿栅极互连24d的轴向延伸。槽形开口42j的宽度与槽形开口42i的宽度相同。槽形开口42j的长度与槽形开口42i的长度相同。在槽形开口42j中埋置接触层48j。
在埋置有接触层48a-48j的层间绝缘膜40上形成停止层74。
在停止层74上形成层间绝缘膜76。
在层间绝缘膜76上形成用于露出接触层48a-48j的槽形开口78a-78j。沿接触层48a-48j形成槽形开口78a-78j。
在槽形开口78a-78j中埋置阻挡层80和铜层81的互连50a-50j。
在接触层48c、48d上形成的互连50c、50d电连接至源电压Vdd(见图4) 。
在接触层48e、48f上形成的互连50e、50f电连接至地电压Vss(见图4)。
在接触层48g、48h上形成的互连50g、50h电连接至字线WL(见图4)。
在接触层48i、48j上形成的互连50i、50j电连接至位线BL(见图4)。
图4为根据本实施例的半导体器件的存储单元的电路图。
如图4所示，负载晶体管L1和驱动晶体管D1构成反相器52a。负载晶体管L2和驱动晶体管D2构成反相器52b。反相器52a和反相器52b构成触发器电路54。通过连接至位线BL和字线WL的传输晶体管T1、T2控制该触发器电路54。负载晶体管L1、L2，驱动晶体管D1、D2和传输晶体管T1、T2构成存储单元56。
另一方面，在外围电路区的半导体衬底14上形成p型阱58p和n型阱58n。在上面形成有p型阱58p和n型阱58n的半导体衬底14上形成用于限定器件区60a-60d(见图1至图5)的器件绝缘隔离区20。
在半导体衬底上14形成栅极互连，在半导体衬底和栅极互连之间形成有栅极绝缘膜22。每一个栅极互连64包括n沟道晶体管66n的栅极和p沟道晶体管66p的栅极，并且栅极互连64一般连接n沟道晶体管66n的栅极和p沟道晶体管66p的栅极。在栅极互连64的侧壁上形成侧壁绝缘膜26。
在每一个栅极64的两侧的器件区60a中形成源极/漏极扩散层67a、67b。栅极64，和源极/漏极扩散层67a、67b构成n沟道晶体管66n。
在每一个栅极64的两侧的器件区60b中形成源极/漏极扩散层68a、68b。栅极64，和源极/漏极扩散层68a、68b构成p沟道晶体管66p。
在上面形成有n沟道晶体管66n和p沟道晶体管66p的半导体衬底14上形成停止层38。在上面形成有停止层38的半导体衬底14上形成层间绝缘膜40。
在层间绝缘膜40中形成下至n沟道晶体管66n的源极/漏极扩散层67a、67b的接触孔(开口)70a。对于每一n沟道晶体管66n的源极/漏极扩散层67a、67b的两对位置处分别形成接触孔70a。接触孔70a的直径为例如100nm×100nm。
在层间绝缘膜40中形成下至p沟道晶体管66p的源极/漏极扩散层68a、68b的接触孔70b。对于每一p沟道晶体管66p的源极/漏极扩散层68a、68b的一个位置处分别形成接触孔70b。
在层间绝缘膜40中形成分别下至器件区60c、60d的多个接触孔70c、70d。
在层间绝缘膜40中向下至栅极互连64形成接触孔70e。
在接触孔70a-70e中分别埋置阻挡层44的导电塞(接触层)72a-72e和钨层46。
在埋入导电塞72a-72e的层间绝缘膜40上形成停止层74。
在停止层74上形成层间绝缘膜76。
在层间绝缘膜76上形成用于露除导电塞72a-72e的槽形开口82a-82f。
在槽形开口82a-82f中埋置阻挡层80和铜层81的互连84a-84f。
互连84a通过导电塞72c电连接至器件区60c。互连84a通过导电塞72a电连接至n沟道晶体管66n的源极/漏极扩散层67a。互连84a电连接至地电压。
互连84b-84d通过导电塞72e电连接至相应栅极互连64。互连84c-84d通过导电塞72a分别电连接至n沟道晶体管66n。互连84c-84d通过导电塞72b分别电连接至p沟道晶体管66p的源极/漏极扩散层68b。
互连84e通过导电塞72a电连接至n沟道晶体管66n的源极/漏极扩散层67b。互连84e通过导电活塞72b电连接至p沟道晶体管66p的源极/漏极扩散层68b。
互连84f通过导电塞72d电连接至器件区60d。互连84f通过导电活塞72b电连接至p沟道晶体管66p的源极/漏极扩散层68a。互连84f电连接至电源电压。
因此，在外围电路区中12中，形成包括n沟道晶体管66n和p沟道晶体管66p的CMOS电路。
根据本实施例的半导体器件的一个特征在于通过埋置在槽形开口42a中的接触层48a连接栅极互连24a、负载晶体管L2的源极/漏极扩散层28和驱动晶体管D2的源极/漏极扩散层34，以及通过埋置在槽形开口42b中的接触层48b连接栅极互连24b、负载晶体管L1的源极/漏极扩散层30和驱动晶体管D1的源极/漏极扩散层32。
在现有的半导体器件中，在层间绝缘膜140中埋置抵达栅极互连124a和源极/漏极扩散层128的导电塞148a及抵达源极/漏极扩散层134的导电塞148，在层间绝缘膜140上形成电连接这些导电塞148、148a的互连150，由此电连接栅极互连124a、源极/漏极扩散层128和源极/漏极扩散层134。在层间绝缘膜140中埋置抵达栅极互连124b和源极/漏极扩散层130的导电塞148b及抵达源极/漏极扩散层132的导电塞148，在层间绝缘膜140上形成电连接这些导电塞148、148b的互连150，由此电连接栅极互连124b、源极/漏极扩散层130和源极/漏极扩散层132。在现有的半导体器件中，当愈加微粉化接触孔142时，很难成功的形成接触孔142，且由此，可靠性和产量降低。
然而，根据本实施例，在整体露出栅极互连24a、负载晶体管L2的源极/漏极扩散层28、驱动晶体管D2的源极/漏极扩散层34的槽形开口42a中埋置接触层48a，并且接触层48a电连接栅极互连24a、负载晶体管L2的源极/漏极扩散层28、驱动晶体管D2的源极/漏极扩散层34。在露出栅极互连24b、负载晶体管L1的源极/漏极扩散层30、驱动晶体管D1的源极/漏极扩散层32的槽形开口42b中埋置接触层48b，并且接触层48b电连接栅极互连24b、负载晶体管L1的源极/漏极扩散层30、驱动晶体管D1的源极/漏极扩散层32。在本实施例中，用于埋置接触层48a、48b的开口42a，、42b为槽形，并且按照开口42a、42b的图形的图形占空比比具有小的长径和宽径的孔形接触孔图形的图形占空比更高。这允许采用适于高图形占空比情况的斜入射光以曝光图形，并且能够充分发挥斜入射光的优点。根据本实施例，能够成功地形成用于埋置接触层48a、48b的槽形开口42a、42b。即使当进一步微粉化时，也能够不降低可靠性和产量地制造根据本实施例的半导体器件。
根据本实施例的半导体器件的另一个主要特征在于在槽形开口42c-42j中埋置接触层48c-48j，该槽形开口42c-42j用于露出负载晶体管L1、L2的源极/漏极扩散层31、29，驱动晶体管D1、D2的源极/漏极扩散层33、35，传输晶体管T1、T2的栅极24c、24d，或者传输晶体管T1、T2的源极/漏极扩散层36、37。
用于埋置接触层48c-48j的开口42c-42j为槽形，且即使微粉化时仍能够成功地形成。根据本实施例的半导体器件，即使当进一步微粉化时，也能够不降低可靠性和产量地制造。
此外，在存储单元区10，在槽形开口42a-42j中埋置接触层48a-48j，且在外围电路区12中，在通常的具有等长径和宽径的接触孔70a-70e中埋置接触层72a-72e，由此在存储单元区10中可实现高密度，且在外围电路区12中可实现高速度。
(评估结果)参考图6A-图10B说明根据本实施例的半导体器件的评估结果。
图6A和6B为用于在层间绝缘膜中形成接触孔和槽形开口的掩膜图形的平面图。图6A为用于制造现有半导体器件的掩膜图形的平面图。如图6A所示，形成用于形成接触孔的图形85a。图6B为用于制造根据本实施例的半导体器件的掩膜图形的平面图。如图6B所示，形成用于形成槽形开口的图形85b。图7A显示沿A-A’线处仿真光密度的结果。图7B显示沿B-B’线处仿真光密度的结果。图8显示沿CC’线处仿真光密度的结果。在图7A-图8中，实线表示根据本实施例的半导体器件，虚线表示现有半导体器件。在图7A-图8中，水平轴上设置位置，并且垂直轴上设置光密度。在仿真中，采用标量模型光密度仿真器。用于仿真的条件如下数值孔径NA为0.75。照明为2/3带状光。σ值为0.567/0.850。
从图7A-图8看出，在现有的半导体器件中，光密度低，未获得足够充分的对比以成功地分离图形。
在根据本实施例的半导体器件中，获得充分的对比以成功地分离图形。
根据以上所述，发现根据本实施例，即使被微粉化，仍能够成功地形成用于埋置接触层的开口，并且半导体器件能具有高可靠性。
图9A和9B为现有半导体器件的电子显微照片的平面图。图9A显示在光刻胶膜上形成的用于形成接触孔的开口。图9B显示通过采用光刻胶膜作为掩膜蚀刻层间绝缘膜，在一层间绝缘膜上形成的接触孔。图10A和10B为根据本实施例的半导体器件的电子显微照片的平面图。图10A显示了具有开口的光刻胶膜，该开口用于在其中形成槽形开口。图10B为具有槽形开口的层间绝缘膜，通过采用光刻胶膜作为掩膜蚀刻层间绝缘膜在其中形成该槽形开口。
如图9B所示，在现有的半导体器件中，接触孔的直径大为改变，并且不足以保证处理冗余。此外，在现有半导体器件中，形成直径非常小的接触孔，并且有开口可能未打开的风险。在这样小直径的接触孔中埋置导电塞是非常困难的。因此，当微粉化存储单元时，发现现有半导体器件可靠性下降且产量降低。
然而，如图10B所示，在根据本实施例的半导体器件中，在槽中稳定地形成开口，这使得可以保证足够的处理冗余。在根据本实施例的半导体器件中，开口具有足够大地的打开面积，使得可以在开口中埋置接触层。根据上述，即使存储器微粉化，根据本实施例的半导体器件也能具有高可靠性和产量。
(用于制造半导体器件的方法)然后，参考图11至22说明用于制造根据本实施例的半导体器件的方法。图11为根据本实施例的半导体器件的剖面图，该图显示了用于制造半导体器件的方法(1部分)。图12为对应图11中所示的图形的存储单元区的俯视平面图。图13为对应图11中所示的图形的外围电路区的平面图。图14为根据本实施例的半导体器件的剖视图，其显示了用于制造半导体器件的方法(2部分)。图15为对应图14所示的图形的存储单元区的平面图。图16为对应图14所示的图形的外围电路区的平面图。图17为根据本实施例的半导体器件的平面图，其显示了制造半导体器件的方法(3部分)。图18为对应图17所示的图形的存储单元区的平面图。图19为对应图17所示的图形的外围电路区的平面图。图20为根据本实施例的半导体器件的平面图，其显示了用于制造半导体器件的方法(4部分)。图21为对应图20所示的图形的存储单元区的平面图。图22为对应图20所示的图形的外围电路区的平面图。在图11、14、17及20的图形的左侧，显示了用于形成存储单元的存储单元区10。在图11，、14、17及20的图形的右侧，显示了在存储单元区的外围处的外围电路区12，在此处形成外围电路晶体管。
首先，如图11所示，制备半导体衬底14。例如p型硅衬底用作半导体衬底14。
其次，通过例如热氧化在半导体衬底14的整个表面上形成5nm厚的二氧化硅层(图中未示出)。
然后，通过例如CVD在整个表面上形成80nm厚的氮化硅层(图中未示出)。因此形成二氧化硅膜和氮化硅膜的膜层。
然后，通过例如旋涂法(spin coating)在整个表面形成光刻胶膜(图中未示出)。
接着，光刻胶膜通过照相平版印刷术形成图形。
然后，采用光刻胶膜作为掩膜蚀刻该膜层。然后。除去光刻胶膜。
然后，采用该膜层作为硬膜，蚀刻半导体衬底14。因此，在半导体衬底14上形成槽15。自半导体衬底14表面，槽的深度约为300nm。
接着，通过例如高密度等离子体增强CVD在整个表面上形成450nm厚的二氧化硅膜。
然后，通过例如CMP(化学机械研磨)抛光二氧化硅膜的表面，直到该膜层的表面显露出来。在该膜层中的氮化硅膜用作抛光中的停止层。因此，在槽15中埋置二氧化硅膜的器件隔离区20。因此，通过器件隔离区20限定器件区18a-18d，、60a-60d(见图12和图13)。
然后，通过例如湿蚀刻除去遗留在器件区18、60上的该膜层(图中未示出)。
接着，通过例如旋涂法在整个表面上形成光刻胶膜(图中未示)。
然后，在光刻胶膜上形成用于显露形成p型阱的区域的开口。
接着，采用光刻胶膜作为掩膜，在半导体衬底14中注入p型杂质掺杂剂。因此，如图14所示，在半导体衬底14上形成p型阱16p、58p。然后，除去光刻胶膜。
然后，通过例如旋涂法在整个表面形成光刻胶膜(图中未示出)。
接着，在光刻胶膜上形成用于显露形成n型阱的区域的开口(图中未示出)。
然后，采用光刻胶膜作为掩膜，在半导体衬底14中注入n型杂质掺杂剂。因此，在半导体衬底14上形成n型阱16n、58n。然后，除去光刻胶膜。
然后，通过例如旋涂法在整个表面形成光刻胶膜。
接着，在光刻胶膜上形成用于显露器件区18a、18d、60a的开口。
然后，采用光刻胶膜作为掩膜，注入p型杂质掺杂剂。因此，在器件区18b、18d、60a中形成沟道掺杂层(图中未示)。沟道掺杂层用于控制阈值电压。然后，除去光刻胶膜。
然后，通过例如旋涂法在整个表面形成光刻胶膜(图中未示出)。
然后，在光刻胶膜上形成用于显露器件区18a、18c、60b的开口。
接着，采用光刻胶膜作为掩膜，注入n型杂质掺杂剂。因此，在器件区18a、18c、60b中形成沟道掺杂层(图中未示出)。然后，除去光刻胶膜。
然后，通过例如热氧化形成2nm厚的栅极绝缘膜22。
接着，通过例如CVD形成100nm厚的多晶硅膜。
然后，该多晶硅膜通过照相平版印刷术形成图形。因此，形成栅极互连24a-24d、60(见图15和图16)。
接着，通过例如旋涂法在整个表面形成光刻胶膜(图中未示出)。
然后，在光刻胶膜上形成用于显露器件区18b、18d、60a的开口。
接着，采用光刻胶膜作为掩膜，通过例如离子注入法注入n型杂质掺杂剂。该n型杂质掺杂剂为As(砷)。离子注入的条件为例如加速电压为1kev及剂量为1.5×1015cm-2。因此，形成n型轻掺杂扩散层(图中给未示出)。然后，除去光刻胶膜。
然后，通过例如旋涂法在整个表面形成光刻胶膜(图中未示出)。
接着，在光刻胶膜上形成用于显露器件区18a、18c、60b的开口。
然后，采用光刻胶膜作为掩膜，通过例如离子注入法注入p型杂质掺杂剂。该p型杂质掺杂剂为B(硼)。离子注入的条件为例如加速电压为0.3kev及剂量为1.5×1015cm-2。因此，形成p型轻掺杂扩散层(图中未示出)。然后，除去光刻胶膜。
接着，通过例如CVD在整个表面上形成50nm厚的二氧化硅层。
然后，向后蚀刻二氧化硅层。因此，在栅极互连24、64的侧壁上形成二氧化硅膜的侧壁绝缘膜。此时，也蚀刻掉显露的栅极绝缘膜22。
然后，通过例如旋涂法在整个表面形成光刻胶膜(图中未示出)。
接着，在光刻胶膜上形成用于显露器件区18b、18d、60a的开口。
然后，采用光刻胶膜作为掩膜，通过例如离子注入法注入n型杂质掺杂剂。该n型杂质掺杂剂为P(磷)。离子注入的条件为例如加速电压为8kev及剂量为1.2×1016cm-2。因此，形成n型重掺杂扩散层(图中未示出)和n型栅极。n型轻掺杂扩散层和n型重掺杂扩散层构成n型源极/漏极扩散层32-37。然后，除去光刻胶膜。
通过例如旋涂法在整个表面形成光刻胶膜(图中未示出)。
然后，在光刻胶膜上形成用于显露器件区18a、18c、60b的开口(图中未示出)。
然后，采用光刻胶膜作为掩膜，通过例如离子注入法注入p型杂质掺杂剂。该p型杂质掺杂剂为B(硼)。离子注入的条件为例如加速电压为4kev及剂量为6×1015cm-2。因此，形成p型重掺杂扩散层(图中未示出)和p型栅极。P型轻掺杂扩散层和p型重掺杂扩散层构成p型源极/漏极扩散层28-31。然后，除去光刻胶膜。
接着，进行峰值退火以激活杂质掺杂剂。该热处理温度为例如1000℃。
然后，通过例如溅射法在整个表面上形成5nm厚的钴层(图中未示出)。
然后，进行热处理以使Co和Si起反应。因此，在源极/漏极扩散层28-37的露出的表面上形成硅化钴的硅化物层(图中未示出)。在栅极互连24、64的露出的表面上形成硅化钴的硅化物层(图中未示出)。然后，除去未反应的钴层。
然后，如图17所示，通过例如CVD在整个表面上形成100nm厚的SiN膜的停止层38。
然后，通过例如等离子体增强CVD在整个表面上形成700nm厚的SiO2膜的层间绝缘膜40。
接着，通过例如CMP抛光层间绝缘膜40的表面，直到层间绝缘膜40的厚度降为例如约400nm。因此，层间绝缘膜40的表面被平面化。
然后，通过例如旋涂法在整个表面上形成80nm厚的逆反射膜(图中未示出)。该逆反射膜由例如一种有机材料形成。
然后，通过例如旋涂法在整个表面上形成250nm厚的光刻胶膜(图中未示出)。该光刻胶膜为例如正型ArF受激准分子(excimer)抗蚀剂。
在曝光光刻胶膜中采用例如带状光。在带状光中，在照明系统的控光装置上设置一环形开口。特别地，采用例如2/3带状光。σ值为例如0.567/0.850。数值孔径NA为例如0.75。用于曝光光刻胶膜的曝光量为例如约350J/cm2。
用于曝光光刻胶膜的标线为用于ArF受激准分子激光器平版印刷术的网板型相移掩膜。传输率t为例如6％。
因此，在光刻胶膜上曝光图形并显影。因此，在光刻胶膜上形成最小尺寸约90nm的开口。
在光刻胶膜上曝光图形中，辅助图形(辅助图形、散射环栅)可排列在用于形成接触孔70a-70e的图形附近。辅助图形用以当通过采用斜入射光进行曝光时形成好的图形。由此，更好地形成用以形成接触孔70a-70e的图形。
当在光刻胶膜上形成地开口太大时，可以应用有机膜，并且进行热处理以使有机膜贴附于开口的内侧壁上，由此使开口变小。此技术称为收缩技术，并且在例如日本未审查专利申请公开号2003-131400的说明书中描述了该技术。
然后，采用光刻胶膜作为掩膜，并且采用停止层38作为蚀刻塞(etchingstopper)，蚀刻层间绝缘膜40。因此，在层间绝缘膜40中形成槽形开口42a-42j和接触孔70a-70e。
然后，在除去槽形开口42a-42j中露出的停止层38和接触孔70a-70e。
因此，在存储单元区10中形成槽形开口42a-42j，并且在外围电路区12形成接触孔70a-70e(见图18和图19)。
其次，通过例如溅射法依次形成10nm厚的Ti膜和50nm厚的TiN膜。因此，形成Ti膜和TiN膜的阻挡层44。
然后，通过例如CVD形成200nm厚的钨层46。
接着，通过例如CMP抛光钨层46和阻挡层44，直到显露出层间绝缘膜40的表面。因此，在槽形开口42a-42j中埋置接触层48a-48j。在接触孔70a-70e中埋置导电塞(接触层)72a-72e。
接着，如图20所示，通过例如CVD形成30nm厚SiC的停止层74。
然后，依次形成200nm厚的SiOC层，30nm厚的SiC层，150nm厚的二氧化硅层，100nm厚的氮化硅层和10nm厚的二氧化硅层。因此，形成SiOC层，SiC层，二氧化硅层，氮化硅层和二氧化硅层的层间绝缘膜76。
然后，通过例如旋涂法在整个表面上形成80nm厚的逆反射膜(图中未示出)。逆反射膜例如由有机材料形成。
然后，通过例如旋涂法在整个表面上形成250nm厚的光刻胶膜(图中未示出)。光刻胶膜为例如正型ArF受激准分子抗蚀剂。
接着，通过照相平版印刷术曝光并显影光刻胶膜。用于曝光和显影的条件与用于形成例如槽形开口42a-42j和接触孔70a-70e的光刻胶膜的曝光和显影的条件相同。
然后，采用光刻胶膜作为掩膜，并且采用停止层74作为蚀刻塞，蚀刻层间绝缘膜76。因此，在层间绝缘膜中76中形成用于埋置互连50a-50j、84a-84f的槽形开口78a-78j、82a-82f(见图21和图22)。
接着，蚀刻掉在槽形开口78a-78j、82a-82f中显露的停止层74。
然后，通过例如溅射法在整个表面上形成20nm厚的比如Ta(钽)的阻挡层80。
接着，通过例如电镀形成约1μm厚的Cu(铜)层81。
然后，通过例如CMP抛光Cu层81和阻挡层80，直到显露出层间绝缘膜76的表面。因此，在槽形开口78a-78j、82a-82f中相应埋置Cu层81和阻挡层80的互连50a-50j、84a-84f。
在本实施例中，通过埋置在层间绝缘膜40中的接触层48a连接栅极互连24a、负载晶体管L2的源极/漏极扩散层28和驱动晶体管D2的源极/漏极扩散层34，并且通过埋置在层间绝缘膜40中的接触层48b连接栅极互连24b、负载晶体管L1的源极/漏极扩散层30和驱动晶体管D2的源极/漏极扩散层32。可以考虑互连50a、50b等没有形成在层间绝缘膜40上。
然而，即使当在存储单元区10中的层间绝缘膜40中埋置此接触层48时，在存储单元区10中的层间绝缘膜40上形成互连50是非常重要的。在本实施例中，由于下述原因，在存储单元区10中的层间绝缘膜40上形成互连50。
也就是说，在几十微米-几百微米的方形区域中，当没有图形出现时，图形占空比为10-20％和更低，或者图形占空比为80％或更高，当通过CMP抛光互连材料时，在衬底表面上形成一大的台阶。当在外围电路区12中的互连层40上形成互连84、并且在存储单元区10中在层间绝缘膜40上未形成互连50时，在存储单元区10形成一台阶。在此后步骤中的形成上面的互连图形过程中，由于在存储单元区10形成的台阶，当曝光存储单元区10或外围电路区12时，图形焦点没有对准。因此，形成好的上面的互连是很困难的，这降低了半导体器件的可靠性，并且引起产量下降。
在本实施例中，当通过CMP抛光互连材料以在存储单元区10中层间绝缘膜40上形成互连50时，可以防止在衬底表面上形成大的台阶。由此，本实施例能够制造具有高可靠性及高产量的半导体器件。
由此，制造根据本实施例的半导体器件。
参考图23至图28说明根据本发明的第二实施例的半导体器件及用于制造该半导体器件的方法。图23为根据本实施例的半导体器件的剖面图。图24为根据本实施例的半导体器件的平面图。本实施例与图1至图22中所示的根据第一实施例的半导体器件和用于制造该半导体器件的方法的相同部分以相同的标号表示，而不再重复或简化他们的说明。
(半导体器件)首先，参考图23和图24说明根据本实施例的半导体器件。
根据本实施例的半导体器件的主要特征在于不仅在存储单元区10而且在外围电路区12的层间绝缘膜40中形成槽形开口86a-86g，并且在槽形开口86a-86g中埋置接触层88a-88g。
该存储单元区10与图1和图2中所示的半导体器件的存储单元区相同，并且省略其说明。
然后，说明外围电路区12。
如图23和图24所示，在层间绝缘膜40中形成用于显露源极/漏极扩散层67a和器件区60c的槽形开口86a。在层间绝缘膜40中形成用于显露源极/漏极扩散层68a和器件区60d的槽形开口86b。在层间绝缘膜40中形成用于显露源极/漏极扩散层67b的槽形开口86c。在层间绝缘膜40中形成用于显露源极/漏极扩散层68b的槽形开口86d。在层间绝缘膜40中形成用于显露源极/漏极扩散层67b的槽形开口86e。在层间绝缘膜40中形成用于显露源极/漏极扩散层68b的槽形开口86f。在层间绝缘膜40中形成用于显露栅极互连64的槽形开口86g。
在槽形开口86a-86g中埋置阻挡层44和钨层46的接触层88a-88g。
在埋置有接触层88a-88g的层间绝缘膜上，形成停止层74和层间绝缘膜76。
在层间绝缘膜76和停止层74中形成用于显露接触层88a的槽形开口90a。沿接触层88a形成槽形开口90a。在层间绝缘膜76和停止层74中形成用于显露接触层88g的槽形开口90b。沿接触层88g形成槽形开口90b。在层间绝缘膜76和停止层74中形成用于显露接触层88c、88d、88g的槽形开口90c。沿接触层88c、88d、88g形成槽形开口90c。在层间绝缘膜76和停止层74中形成用于显露接触层88c、88d、88g的槽形开口90d。沿接触层88c、88d、88g形成槽形开口90d。在层间绝缘膜76和停止层74中形成用于显露接触层88e、88f的槽形开口90e。沿接触层88e、88f形成槽形开口90e。在层间绝缘膜76和停止层74中形成用于显露接触层88b的槽形开口90f。沿接触层88b形成槽形开口90f。
在对应的槽形开口90a-90f中埋置接触层92a-92f。
这样，构成根据本实施例的半导体器件。
根据本实施例的半导体器件的主要特征在于不仅在存储单元区10而且在外围电路区12形成槽形开口86a-86g，并且在槽形开口86a-86g中埋置接触层88a-88g。用于埋置接触层88a-88g的开口86a-86g形成为槽形，这允许即使微粉化时其仍可成功地形成。由此，根据本实施例，甚至可微粉化外围电路区12，而不会降低可靠性和产量。
(用于制造半导体器件的方法)接着，参考图25至图28说明用于制造根据本实施例的半导体器件的方法。图25为用于制造半导体器件的方法步骤中的半导体器件的剖面图，其显示了该方法(1部分)。图26为对应图25所示的图形的外围电路区的平面图。图27为用于制造半导体器件的方法步骤中的半导体器件的剖面图，其显示了该方法(2部分)。图28为对应图27所示的图形的外围电路区的平面图。
首先，一直到平面化层间绝缘膜40的表面的步骤包括层间绝缘表面平面化步骤的各步骤与用于制造根据第一实施例的半导体器件的方法步骤相同，并且将不重复其说明。
然后，通过例如旋涂法在整个表面上形成80nm厚的逆反射膜(图中未示)。逆反射膜由例如一种有机材料形成。
然后，以与用于制造根据第一实施例的半导体器件的方法中相同的方式，通过例如旋涂法在整个表面上形成250nm厚的光刻胶膜(图中未示出)。如第一实施例中的一样，光刻胶膜为例如正型ArF受激准分子抗蚀剂。
如同用于制造根据第一实施例的半导体器件的方法一样，采用例如带状光来曝光光刻胶膜。带状光为例如2/3带状光。σ值为例如0.567/0.850。数值孔径NA为例如0.75。用于曝光光刻胶膜的曝光量为例如约350J/cm2。
如同在用于制造根据第一实施例的半导体器件的方法一样，用于曝光光刻胶膜的标线为用于ArF受激准分子激光器平版印刷术的网板型相移掩膜。传输率t为例如6％。
因此，在光刻胶膜上曝光图形并显影。这样，在光刻胶膜上形成最小尺寸约90nm的开口。
然后，采用光刻胶膜作为掩膜，并且采用停止层38作为蚀刻塞，蚀刻层间绝缘膜40。因此，在层间绝缘膜40中形成槽形开口42a-42j和槽形开口86a-86g(见图18，25，26)。
接着，蚀刻掉在槽形开口42、86中显露的停止层38。
因此，在存储单元区10中形成槽形开口42a-42j，并且在外围电路区12形成槽形开口86a-86g。
然后，通过例如溅射法依次放置10nm厚的Ti膜和50nm厚的TiN膜，以形成Ti膜和TiN膜的阻挡层44。
然后，通过例如CVD形成200nm厚的钨层46。
然后，通过例如CMP抛光钨层46和阻挡层44，直到显露出层间绝缘膜40的表面。因此，在槽形开口42a-42j中埋置接触层48a-48j。在槽形开口86a-86g中埋置接触层88a-88g。
然后，以与用于制造根据第一实施例的半导体器件的方法中相同的方式，通过例如CVD由30nm厚SiC层形成停止层74(见图27)。
接着，以与用于制造根据第一实施例的半导体器件的方法中相同的方式，通过例如CVD依次形成200nm厚的SiOC层，30nm厚的SiC层，150nm厚的二氧化硅层，100nm厚的氮化硅层和10nm厚的二氧化硅层。因此，形成SiOC层，SiC层，二氧化硅层，氮化硅层和二氧化硅层的层间绝缘膜76。
然后，以与用于制造根据第一实施例的半导体器件的方法中相同的方式，通过例如旋涂法在整个表面上形成80nm厚的逆反射膜(图中未示出)。逆反射膜由例如一种有机材料形成。
接着，以与用于制造根据第一实施例的半导体器件的方法中相同的方式，通过例如旋涂法在整个表面上形成250nm厚的光刻胶膜(图中未示出)。光刻胶膜为例如为正型ArF受激准分子抗蚀剂。
然后，以与用于制造根据第一实施例的半导体器件的方法中相同的方式，通过照相平版印刷术曝光并显影光刻胶膜。用于曝光和显影的条件与用于曝光和显影形成例如槽形开口42a-42i、86a-86g的光刻胶膜的条件相同。
接着，以与用于制造根据第一实施例的半导体器件的方法中相同的方式，采用光刻胶膜作为掩膜，并且采用停止层74作为蚀刻塞，蚀刻层间绝缘膜76。因此，在层间绝缘膜中76中形成用于埋置互连50a-50j，92a-92f的槽形开口78a-78j，90a-90f(见图21和图28)。
然后，蚀刻掉在槽形开口78a-78j、90a-90f中显露的停止层74。
接着，通过例如溅射法在整个表面上形成20nm厚的例如Ta(钽)的阻挡层80。
然后，通过例如电镀形成约1μm厚的Cu(铜)层81。
然后，通过例如CMP抛光Cu层81和阻挡层80，直到显露出层间绝缘膜76的表面。因此，在槽形开口78a-78j、90a-90f中埋置Cu层81和阻挡层80的互连50a-50j、92a-92f。
由此，制造根据本实施例的半导体器件。
参考图29说明根据本发明的第三实施例的半导体器件。图29为根据本实施例的半导体器件的平面图。本实施例与根据第一或第二实施例的半导体器件和用于制造该半导体器件的方法的相同部分以相同的标号表示，而不再重复或简化他们的说明。
根据本实施例的半导体器件的主要特征在于在靠近栅极互连24a、24b的区域沿栅极互连24a、24b的轴向对角地形成接触层48a、48b。
如图29所示，在远离栅极互连24a的区域沿栅极互连24b、及在靠近栅极互连24a的区域沿栅极互连24a、24b的轴向对角地形成接触层48a。
在远离栅极互连24b的区域沿栅极互连24a、及在靠近栅极互连24b的区域沿栅极互连24a、24b的轴向对角地形成接触层48b。
如在第一和第二实施例中一样，在埋置有接触层48a-48j的层间绝缘膜40上形成停止层74和层间绝缘膜76(见图1)。
在停止层74和层间绝缘膜76中形成用于显露接触层48a-48j的槽形开口78a-78j。沿接触层48a-48j形成槽形开口78a-78j。
在槽形开口78a-78j中埋置互连50a-50j。沿接触层48a-48j形成互连50a-50j。
在本实施例中，在靠近栅极互连24a的区域沿栅极互连24a的轴向对角地形成接触层48a，由此即使当在形成图形中出现不对准，也能够通过接触层48a成功地连接栅极互连24a、源极/漏极扩散层28和源极/漏极扩散层29。在靠近栅极互连24b的区域沿栅极互连24b的轴向对角地形成接触层48b，由此即使当在形成图形中出现不对准，也能沟通过接触层48b成功地连接栅极互连24b、源极/漏极扩散层30和源极/漏极扩散层32。在形成栅极互连24a、24b过程中，当栅极互连24a、24b的图形的前端往回退时，也能够成功地连接栅极互连24a、源极/漏极扩散层28和源极/漏极扩散层34，并且能够成功地连接栅极互连24b、源极/漏极扩散层30和源极/漏极扩散层32。这样，根据本实施例的半导体器件具有高可靠性和高产量。
(改型)然后，通过参考图30说明根据本实施例的半导体器件的改型。图30为根据该改型的半导体器件的平面图。
根据该改型的半导体器件的主要特征在于在靠近栅极互连24a、24b的区域沿栅极互连24a、24b的轴向对角地形成接触层48a、48b，并且与栅极互连24a、24b线性平行的形成互连50a、50b。
如图30所示，与栅极互连24a、24b线性平行地形成互连50a、50b。
在该改型中，互连50a、50b形成为线性，这方有助于形成用于使互连50a、50b形成图形的光掩膜。由此，本实施例有助于减少成本。
参考图31说明根据本发明的第四实施例的半导体器件。图31为根据本实施例的半导体器件的平面图。本实施例与图1至图30中所示的根据第一至第三实施例的半导体器件和用于制造该半导体器件的方法的相同部分以相同的标号表示，而不重复或简化他们的说明。
根据本实施例的半导体器件的主要特征在于在用于显露下面的互连的槽形开口中埋置接触层，并且通过埋置在槽形开口中的接触层连接下面的互连和上面的互连。
在下面的互连94上形成未示出的层间绝缘膜。
在该层间绝缘膜中形成用于显露下面的互连94的槽形开口96。沿下面的互连94形成槽形开口96。槽形开口96可大于下面的互连94。在槽形开口96中埋置接触层98。
在埋置有接触层98的层间绝缘膜(图中未示出)上埋置上面的互连99。
因此，构成根据本实施例的半导体器件。
如上所述，在用于显露下面的互连94的槽形开口96中埋置接触层98，并且可通过埋置在槽形开口96中的接触层98连接下面的互连96和上面的互连99。如上所述，即使当微粉化时，仍可以成功地形成槽形开口96，并且接触层98可成功地埋置在槽形开口96中。因此，可微粉化根据本实施例的半导体器件而不降低可靠性和产量。
(改型)然后，通过参考图32说明根据本实施例的改型的半导体器件。图32为根据该改型的半导体器件的平面图。
根据该改型的半导体器件的主要特征在于在较宽区域形成槽形开口96，由此增加依槽形开口96的图形占空比。
如图32所示，在该改型中，槽形开口96的长度比图31中所示的半导体器件的槽形开口更长。在连接下面的互连94和上面的互连99的位置形成槽形开口96，并且在槽形开口96中埋置接触层98。
因此，构成根据该改型的半导体器件。
根据该改型，增加了依槽形开口96的图形占空比，由此当曝光槽形开口96的图形时，能够形成好的图形。当在槽形开口96中埋置接触层98时，通过CMP能够防止衬底表面形成大的台阶。
本发明不限于上述实施例，并且可覆盖其他各种改型。
例如，上述实施例可通过SRAM的方式说明。然而，本发明的原理不限于SRAM并可应用于任何半导体器件。
权利要求
1.一种半导体器件，包括一栅极互连，形成在半导体衬底上，并包括一栅极，在该栅极互连与该半导体衬底之间形成有一栅极绝缘膜；一第一源极/漏极扩散层，形成在靠近该栅极互连端部的该半导体衬底中；一第二源极/漏极扩散层，形成在远离该栅极互连和该第一源极/漏极扩散层的该半导体衬底中；一绝缘膜，形成在该栅极互连、该第一源极/漏极扩散层和该第二源极/漏极扩散层上，并具有一用以整体显露该栅极互连、该第一源极/漏极扩散层之一和该第二源极/漏极扩散层之一的槽形开口；及一接触层，埋置在该槽形开口中。
2.如权利要求1所述的半导体器件，其中该栅极为在该半导体衬底上形成的第一晶体管的栅极，该第一源极/漏极扩散层为在该半导体衬底上形成的第二晶体管的源极/漏极扩散层，及该第二源极/漏极扩散层为在该半导体衬底上形成的第三晶体管的源极/漏极扩散层。
3.一种半导体器件，包括一存储单元，该存储单元包括第一反相器及第二反相器，该第一反相器包括第一负载晶体管和第一驱动晶体管，该第二反相器包括第二负载晶体管和第二驱动晶体管，该半导体器件还包括一栅极互连，形成在一半导体衬底上，并且包括该第一负载晶体管的栅极和该第一驱动晶体管的栅极；一绝缘膜，形成在该栅极互连上，并且该绝缘膜中形成有一槽形开口，该槽形开口整体显露该栅极互连、该第二负载晶体管的源极/漏极扩散层之一及该第二驱动晶体管的源极/漏极扩散层之一；及一接触层，埋置在该槽形开口中。
4.如权利要求3所述的半导体器件，还包括一沿该接触层在该接触层上形成的互连。
5.如权利要求3所述的半导体器件，其中还包括另一个栅极互连，该栅极互连形成在该半导体衬底上，并且包括该第二负载晶体管的栅极和该第二驱动晶体管的栅极，及其中，在该绝缘膜上形成另一个槽形开口，所述另一个槽形开口整体显露所述的另一个栅极互连、该第一负载晶体管的源极/漏极扩散层之一及该第一驱动晶体管的源极/漏极扩散层之一，及在所述的另一个槽形开口中埋置另一接触层。
6.如权利要求5所述的半导体器件，还包括沿所述的另一接触层在所述另一接触层上形成的另一个互连。
7.如权利要求3所述的半导体器件，其中还包括一外围电路晶体管，该外围电路晶体管形成在用于形成存储单元的存储单元区的外围处的半导体衬底上，及其中，在该绝缘膜中形成用于显露该外围电路晶体管的栅极或源极/漏极扩散层的另一个开口，及在所述的另一个开口中埋置另一接触层。
8.如权利要求7所述的半导体器件，还包括另一个互连，形成在该绝缘膜上，并连接至所述的另一接触层。
9.如权利要求7所述的半导体器件，其中所述的另一个开口形成为槽形。
10.如权利要求9所述的半导体器件，还包括沿所述的另一接触层在所述的另一接触层上形成的另一个互连。
11.如权利要求3所述的半导体器件，其中在该绝缘膜中形成另一个用于显露该第一负载晶体管的其他源极/漏极扩散层的槽形开口，及在所述的另一个开口中埋置另一接触层。
12.如权利要求3所述的半导体器件，其中在该绝缘膜中形成另一个用于显露该第一驱动晶体管的其他源极/漏极扩散层的槽形开口，及在所述的另一个开口中埋置另一接触层。
13.如权利要求3所述的半导体器件，其中该存储单元还包括一用于控制该第一反相器和该第二反相器的传输晶体管，在该绝缘膜中形成另一个用于显露该传输晶体管的栅极或源极/漏极扩散层的槽形开口，及在所述的另一个开口中埋置另一接触层。
14.如权利要求3所述的半导体器件，其中在远离该栅极互连的区域中沿所述的另一个栅极互连、及在靠近该栅极互连的区域中与该栅极互连的轴向成对角地形成该开口，该另一栅极互连包括所述第一负载晶体管的所述栅极和所述第一驱动晶体管的所述栅极。
15.如权利要求3所述的半导体器件，还包括另一个互连，形成在该半导体衬底上；另一绝缘膜，形成在所述的另一个互连上，并且其中具有另一个槽形开口，所述的另一个槽形开口露出所述的另一个互连；另一接触层，埋置在所述的另一个开口中；及又一个互连，形成在所述的另一绝缘膜上并且连接至所述的另一接触层。
16.一种用于制造一半导体器件的方法，该半导体器件包括第一反相器和第二反相器，该第一反相器包含第一负载晶体管和第一驱动晶体管，该第二反相器包含第二负载晶体管和第二驱动晶体管，该方法还包括步骤如下在一半导体衬底上形成包括该第一负载晶体管的栅极和该第一驱动晶体管的栅极的第一栅极互连和包括该第二负载晶体管的栅极和该第二驱动晶体管的栅极的第二栅极互连；在各个栅极的两侧的半导体衬底中形成一源极/漏极扩散层；在该半导体衬底、该第一栅极互连和该第二栅极互连上形成一绝缘膜；在该绝缘膜上形成用于整体显露该第一栅极互连、该第二负载晶体管的源极/漏极扩散层之一和该第二驱动晶体管的源极/漏极扩散层之一的第一槽形开口；和用于整体显露该第二栅极互连、该第一负载晶体管的源极/漏极扩散层之一和该第一驱动晶体管的源极/漏极扩散层之一的第二槽形开口；及在该第一开口和该第二开口中埋置一接触层。
17.如权利要求16所述的用于制造一半导体器件的方法，其中在形成第一栅极互连和第二栅极互连的步骤中，在用于形成存储单元的存储单元区的外围处的半导体衬底上形成外围电路晶体管的栅极，在形成源极/漏极扩散层的步骤中，在该外围电路晶体管的该栅极的两侧的该半导体衬底上形成该外围电路晶体管的源极/漏极扩散层，在形成该第一开口和该第二开口的步骤中，形成用于显露该外围电路晶体管的该栅极的第三开口和用于显露该外围电路晶体管的该源极/漏极扩散层的第四开口；及在埋置另一接触层的步骤中，在该第三开口和该第四开口中埋置另一接触层。
18.如权利要求17所述的用于制造一半导体器件的方法，其中在形成第一开口和第二开口的步骤中，该第三开口和该第四开口分别形成为槽形。
19.如权利要求17所述的用于制造一半导体器件的方法，在埋置接触层的步骤后，包括步骤在该绝缘膜上形成另一绝缘膜；在所述的另一绝缘膜上分别沿所述接触层形成用于分别显露所述接触层的第五槽形开口；形成用于分别显露所述的另一接触层的第六槽形开口；及分别在该第五开口和该第六开口中埋置互连。
全文摘要
提供半导体器件及其制造方法，半导体器件包括栅极互连24a，形成在半导体衬底14上，并包括栅极，栅极互连与半导体衬底间形成栅极绝缘膜22；靠近栅极互连24a端部形成的第一源极/漏极扩散层28；远离栅极互连24a及第一源极/漏极扩散层28形成的第二源极/漏极扩散层34；栅极互连24a、第一源极/漏极扩散层28和第二源极/漏极扩散层34上形成的绝缘膜40，并形成槽形开口42a，整体显露栅极互连24a、第一源极/漏极扩散层28之一和第二源极/漏极扩散层34之一；槽形开口42a中埋置的接触层48a。能成功形成用于埋置接触层48a的槽形开口42a。由此，可提供实现微粉化而不会降低可靠性和产量的半导体器件。
文档编号H01L27/11GK1585131SQ20041003144
公开日2005年2月23日 申请日期2004年3月31日 优先权日2003年8月22日
发明者南孝宜, 说田雄二 申请人:富士通株式会社