专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及适合于立体安装技术所构成的半导体装置。
背景技术：
如今，以移动电话机、笔记本电脑、PDA(Personal data assistance个人数字助理)等为主的具有便携性的电子机器，为了小巧轻便，已实现设置在内部的半导体芯片等各种电子部件的小型化，并且安装其电子部件的空间受到极大的限制。为此，例如在半导体芯片中，对其封装方法下功夫，现在提出了一种所谓CSP(Chip Scale Package芯片级封装)的封装技术。
这种利用CSP技术制造出的半导体芯片，由于其安装面积和半导体芯片面积在同等程度，可以实现高密度安装。
但是，上述电子机器，可以预测今后会要求越来越小型化和多功能化，因此有必要进一步提高半导体芯片的安装密度。
在这种背景下，例如提出了特开2002-50738号公报所公开的三维安装技术。该三维安装技术，将具有同样功能的半导体芯片和不同功能的半导体芯片进行叠层，各半导体芯片间通过配线进行连接，可以实现半导体芯片的高密度安装的技术。
但是，在上述三维安装技术中，各半导体芯片间配线连接的技术极为重要。这时因为由多个半导体芯片构成的半导体装置为了发挥预期功能而按设计进行布线显然是必要条件，并且需要强化半导体芯片间的连接，确保半导体装置的可靠性。
用于三维安装技术的半导体芯片，具有例如在半导体基板的表面和背面形成的电极、从半导体基板的表面向背面贯通的贯通孔，具有通过该贯通孔上下电极之间电连接的电极结构。然后，拥有象这样的电极结构的半导体芯片叠层以后，在某半导体芯片背面形成的电极与在其它半导体芯片的表面形成的电极进行连接，由此半导体芯片间通过布线连接起来。
在这样的半导体装置中，电极的连接状态，即电连接状态成为确保该半导体装置可靠性的重要因素，例如当出现电连接不良时，在该半导体装置中恐怕就会产生误动作。
另一方面，由于形成上述电极结构需要许多工序，因此存在制造效率差的问题。还有，上述电极结构中需要形成贯通孔，根据该贯通孔的位置，有时造成半导体芯片设计的自由度受到限制，因此需要考虑了设计的自由度的电极结构。
发明内容
本发明的目的在于提供一种可以确保良好电连接状态的可靠性高的半导体装置。本发明的另一目的在于提供一种通过减少形成电极结构的工序数来提高制造效率，同时可以降低制造成本，提高设计自由度，确保可靠性的半导体装置的制造方法。
本发明的半导体装置，包含在基板上层叠电极的构成，其中，在上述电极以及上述基板的层叠方向上，形成贯通这些电极以及基板的贯通孔，在贯通孔内部插通导电部件；另一方面在上述电极和上述导电部件之间配置绝缘部件，该绝缘部件包含至少比上述电极位于上层的壁部；上述导电部件，从上述贯通孔跨过上述绝缘部件的壁部与上述电极连接。
依据这样的半导体装置，可以由插通贯通孔内部的导电部件让半导体装置的表背之间导通，在该表面以及/或者背面上层叠另外的半导体装置，可以实现半导体装置的三维安装。
然后，由于对电极设置担当连接端子作用的导电部件的插通孔(贯通孔)，与在基板上的没有形成电极的区域上形成贯通孔的情况相比，可以节省该基板的空间，实现该半导体装置的高功能化以及小型化。并且，在这样构成的半导体装置中导电部件和电极之间的连接，由于不是在贯通孔内直接进行，而是跨过绝缘部件的壁部与电极连接，导电部件经过绝缘部件而与电极连接，即导电部件与绝缘部件和电极双方密接构成。这时，导电部件和绝缘部件以及电极的密接面至少只在绝缘部件的壁部分处产生段差，与在贯通孔内外将导电部件和电极连接的情况相比，可以提高其连接强度(密接力)，其结果可以在导电部件和电极之间实现稳定的电连接状态。因此，依据本发明的半导体装置，不容易产生基于电接触不良的误动作，可以提供可靠性高的三维安装的半导体装置。
此外，在本发明的半导体装置中，上述绝缘部件只要具有配置在电极上的部分即可，至少位于电极的贯通孔内面侧，只要让导电部件和电极在贯通孔内外的导通绝缘的构成即可。再有，在基板和电极之间也可以具有层间绝缘膜，这时，该层间绝缘膜具有同轴的贯通孔的构成。
上述绝缘部件，以覆盖上述电极的上层面以及贯通孔内面的形式形成，在基板面内与上述贯通孔不同的位置上具备至少用于连接上述电极和上述导电部件的连接孔，可以在该连接孔和上述贯通孔之间配置上述壁部。这时，形成从贯通孔跨过壁部与连接孔连接的导电部件，该连接状态可以更加稳定化。
在本发明的半导体装置中，在上述基板和上述电极之间至少形成层间绝缘膜，对该层间绝缘膜也形成上述贯通孔，可以在上述基板和上述层间绝缘膜之间的边界部分上在上述贯通孔内面形成段差。这时，根据该段差，可以提高对导电部件的贯通孔内面的密接性，例如不容易出现导电部件从贯通孔拔出的不良情况。
在上述基板和上述电极之间形成层间绝缘膜，对该层间绝缘膜也形成上述贯通孔，可以在上述基板和上述层间绝缘膜之间的边界部分上在上述贯通孔内面均匀形成。这时，例如对贯通孔内面实施镀覆处理时，可以对内面均匀实施镀覆处理。
在本发明的半导体装置中，绝缘部件具有用于让导电部件和电极之间的连接状态稳定的构成，进一步，从电极到基板在贯通孔内面形成的构成时，可以防止该贯通孔内的漏电流产生。
在本发明中，上述导电部件，具有进行向上述贯通孔的孔轴方向的连接端子、即在基板上下方向(层叠方向)的电连接的功能。在此，优选上述导电部件，在上述基板的与形成了电极的面相反侧的面中，其一部分从上述贯通孔向外侧凸出。这时，在凸出的部分容易与外部电连接。
本发明的半导体装置的制造方法，包括层叠工艺，在基板上形成电极；电极孔形成工艺，对上述电极形成直到上述基板表面为止开口的电极孔；绝缘层形成工艺，至少以从上述电极孔内面覆盖该电极的上层的形式形成绝缘层；开口部形成工艺，对上述绝缘层，在与上述电极孔内面侧的基板穿孔预定部对应的位置上形成开口部；基板孔形成工艺，以该绝缘层作为掩模对上述基板形成连通与上述电极孔的基板孔；连接孔形成工艺，在上述基板面内，在与上述电极孔不同的区域对上述绝缘层开口并让上述电极的上层面露出；和导电部件填充工艺，以至少从上述电极孔以及基板孔的内部与上述露出的电极连接的形式，对该电极孔以及基板孔内，以及上述绝缘层的连接孔内填充导电部件。
依据包含这样的工艺的制造方法，可以制造上述本发明的半导体装置。即，依据上述制造方法，可以提供一种导电部件从电极孔以及基板孔(这些形成贯通孔)跨过绝缘层(绝缘部件)与电极连接所构成的半导体装置，具体讲，导电部件以从贯通孔跨过绝缘层的形式在连接孔与电极成平面连接的构成的半导体装置。
在本发明的半导体装置的制造方法中，可以进一步包括在上述电极上形成绝缘膜的工艺；上述电极孔形成工艺，可以包括第1工艺，其对为覆盖上述基板上的上述电极而形成的上述绝缘膜的、位于该电极上的部分的至少一部开口；第2工艺，其以开口后的上述绝缘膜作为掩模，对上述电极的一部分开口而形成上述电极孔。
以从上述电极孔内面覆盖电极上层的形式形成的绝缘层作为掩模，对基板进行穿孔时具有以下效果。即，通常采用的光刻胶掩模，由于缺乏干蚀刻的耐蚀性，为了设置70μm的深度的孔需要10μm左右的抗蚀剂掩模，厚膜造成成本上升，在处理过程中也增大了面积比而效率差。但是，如果采用上述那样的绝缘层，膜厚可以减薄到数μm的程度(例如2μm的程度)，可以实现成本降低同时效率高的制造过程。此外，作为掩模采用的绝缘膜，除了在电极上直接层叠的构成以外，还可以在电极上通过介入其它部件而进行层叠。
在此，上述基板的孔径、以及上述电极的孔径可以按照大致相同形成。这时，贯通孔的内面可以均形成，对该贯通孔内面的后加工、后处理(例如镀覆处理等)可以均匀实施。
可以安装上述基板的孔径D1、以及上述电极的孔径D2，满足关系D1＜D2那样实施开口，襟翼不，假定上述绝缘膜的开口径为D3，可以按照满足关系D1＜D2＜D3那样实施开口。这时，在形成的贯通孔内面上形成段差，可以提高由该段差在内部形成的导电部件的贯通孔的密接性。
依据本发明的半导体装置的制造方法，由于在下侧没有形成电子元件的电极上穿孔(贯通孔)，成为半导体装置的外部连接端子的导电部件插通到孔内部，与在和电极不同位置上形成导电部件时(即在电极上不形成贯通孔时)相比，可以有效利用半导体装置的面积，其结果可以提高半导体装置的设计自由度。再有，贯通孔在与电极不同位置上形成时，由于基板上的安装面积的限制，因而对导电部件的大小有限制，在本发明中可以形成和电极同等程度大小的贯通孔，由此增大了与另外的半导体装置之间的接触面积，最终可以提高半导体装置的可靠性。
进一步，具备半导体装置层叠工艺，其将采用上述方法获得的半导体装置，通过介入各半导体装置的导电部件进行层叠。
依据这样的工艺，可以实现具有高可靠性的半导体装置的三维安装，进而可以提供小型并可靠性高的半导体装置。
此外，在本发明中，作为形成半导体装置的贯通孔的孔形状(轴截面形状、或者开口形状)，除了圆形以外，可以采用四角形等多角形。对一个电极形成多个贯通孔，在各贯通孔内插通导电部件，可以实现三维安装，这时，可以提高上下连接的机械稳定性以及电稳定性。
在此，电极一般采用铝为主体构成，也可以采用铜形成，其形状根据设计而有各种不同，例如可以是一边约为100μm程度的角形。此外，对填充到贯通孔内的导电部件，也可以采用铝或者铜，填充铜时可以采用铜镶嵌法。即，采用CVD法、电镀法等在贯通孔内填充铜，通过用CMP研磨除去表面的方法，可以形成导电部件。这样以铜作为连接端子用的导电部件时，可以实现适合高速器件的低电阻化，获得非常有利的半导体装置。
图1表示第一实施方式的半导体装置的概略构成的截面示意图。
图2A～图2C表示图1的半导体装置的一制造工艺的截面示意图。
图3A～图3B表示继图2C后，半导体装置的一制造工艺的截面示意图。
图4A～图4B表示继图3B后，半导体装置的一制造工艺的截面示意图。
图5A～图5B表示继图4B后，半导体装置的一制造工艺的截面示意图。
图6A～图6B表示继图5B后，半导体装置的一制造工艺的截面示意图。
图7表示第2实施方式的半导体装置的概略构成的截面示意图。
图8表示半导体装置一变形例的概略构成的截面示意图。
图9表示第3实施方式的电路基板的概略构成的立体图。
图10表示电子机器一实施方式的概略构成的立体图。
具体实施例方式
以下参照附图对本发明的实施方式进行说明。此外，在本实施方式中，在各图中，为了在图面上可以看清各层或者各部件，对各层与各部件分别采用了不同的比例尺。
图1表示第1实施方式的半导体装置，其主要部位的截面示意图，半导体装置100，在硅基板10上通过由热氧化膜形成的绝缘膜12和由Sio2形成的层间绝缘膜14叠层电极焊盘16所构成的半导体装置主体部1进行三维安装而形成。
半导体装置主体部1在硅基板10上层叠厚度约4000的绝缘膜12、厚度约10000的层间绝缘膜14、和厚度约8000的电极焊盘16而形成，同时具备在层叠方向贯通硅基板10、绝缘膜14、电极焊盘16的贯通孔11，在该贯通孔11内部插通由导电材料构成的连接端子24。并且，在电极焊盘16上形成比该电极焊盘16的贯通孔11直径大的钝化膜18。进一步，在电极焊盘16和钝化膜18上层叠绝缘层20，该绝缘层20在没有形成电极焊盘16上的钝化膜18的区域具备连接孔28，同时还具备面对贯通孔11的绝缘壁部13。而且，绝缘层20形成为从电极焊盘16延伸至贯通孔11的内面，位于电极焊盘16和连接端子24之间，将这些绝缘。
更具体讲，绝缘层20形成为覆盖电极焊盘16的上层面以及贯通孔11的内面，至少在贯通孔11和基板10内的面内不同位置上，具备用于连接电极焊盘16和连接端子24的连接孔28，在这些连接孔28和贯通孔11之间配置绝缘壁部13。这样的绝缘壁部13至少具备沿贯通孔11的内面从该电极焊盘16表面凸出的环状凸部，自身也具有沿贯通孔11的孔部。
在这种具有绝缘壁部13的绝缘层20的孔内侧，通过介入下底膜22，由上述连接端子24插通。在贯通孔11内部形成的连接端子24以从贯通孔11跨过绝缘层20的绝缘壁部13的形式在连接孔28中与电极焊盘16连接。此外，在本实施方式中，贯通孔11内面的基板10和绝缘膜12之间的边界附近形成有段差，由此在与连接端子24的孔的接触面上也形成有段差。再有，贯通孔11的开口形状(孔轴截面形状)为圆形，其它也可以采用四角形等的多角形状。
电极焊盘16分别将厚度为100的由钛构成的第1层16a、厚度约1000的由TiN构成的第2层16b、厚度约5000的由AlCu构成的第3层16c、和厚度约400的由TiN构成的第4层(罩盖层)16d依次层叠而形成。如上所述电极焊盘16的孔内面形成了具有绝缘壁部13的绝缘层20，另一方面，连接端子24从贯通孔跨过绝缘壁部13通过连接孔28与电极焊盘16进行平面连接。即，填充到贯通孔11内部的连接端子24，覆盖面向电极焊盘16的贯通孔11的位置选择性形成了绝缘层20的绝缘壁部13，同时在与贯通孔11的孔面不同的位置中，也填充到在绝缘膜20上形成的连接孔28中，与电极焊盘16连接。连接孔28，以也贯通电极焊盘16的第4层(罩盖层)16d的形式开口到第3层16c。
提供用于以上那样的电极焊盘16和连接端子24之间的连接的连接孔28，对一个电极焊盘16也可以形成多个，这时，可以强固电极焊盘16和连接端子24之间的机械强度，提高其连接稳定性。
再有，连接端子24的上层有由锡-银构成的电镀薄膜19，通过该电镀薄膜19层叠连接不同的半导体装置主体部。此外，在半导体装置主体部1中，从硅基板10的贯通孔11连接端子24多少凸出一些形成，该凸出部分与不同的半导体装置主体的连接端子通过电镀薄膜连接，在层叠后的各半导体装置主体的层间用填充底层填料25。
依据本实施方式的半导体装置100，通过插通贯通孔11内部的连接端子24，可以让半导体装置主体部1的表背之间成为导通，由于在该表面以及或者背面上可以层叠另外的半导体装置主体部，可以三维安装半导体装置主体部1。然后，由于在电极焊盘16内部设置贯通孔11，在硅基板10上没有形成电极焊盘16的区域上形成贯通孔的情况相比，可以节省空间，实现该半导体装置的高功能化以及小型化。
再有，在这样的本实施方式的半导体装置100中，连接端子24和电极焊盘16之间的连接，不是从贯通孔11内部的连接端子24对电极焊盘16通过孔面直接进行，而是以沿着贯通孔11的内面横跨从电极焊盘16凸出构成的绝缘壁部13的形式与电极焊盘16连接，即连接端子24是与绝缘壁部13以及电极焊盘16双方接触所构成。这时，在连接端子24与绝缘壁部13以及电极焊盘16的接触面上至少会产生绝缘壁部13的厚度量(电极焊盘16上凸出的量)产生段差，与没有段差而面均匀的连接端子24与绝缘壁部13以及电极焊盘16密接的情况相比，可以提高其密接力，其结果可以在连接端子24和电极焊盘16之间形成稳定的电连接状态。因此，不容易产生由于电连接不良而造成半导体装置100的误动作的情况，可以提高高半导体装置100的可靠性。
以下，对图1所示的半导体装置的制造方法的中一例进行说明。图2A～图6B是制造半导体装置100的一系列工艺中有关本发明的工艺的截面示意图。此外，在本实施方式中，虽然以对硅晶圆等半导体基板进行各种处理的情况为例进行说明，不是对形成有多个半导体芯片的状态的半导体基板本身进行处理，而是对各个半导体芯片进行以下所示的处理。此外，半导体芯片在一般情况下为正方体(包括立放体)，但并不限定于其形状，也可以是圆柱状(包括球状)。
首先，对处理对象的半导体基板的构成进行说明。在图2A中，在形成了由图中未画出的晶体管、存储器元件以及其它电子元件构成的集成电路的由硅等构成的基板(硅基板)10的表面上，形成有绝缘膜12。该绝缘膜12例如采用基板10的基本材料Si(硅)的氧化膜(SiO2)形成。
在绝缘膜12上形成有由例如硼磷硅酸玻璃(以下称为BPSG)构成的层间绝缘膜14，在具有多层布线结构的半导体装置中，如有3层配线界结构时，在层间绝缘膜14的上面，层叠下一层间绝缘膜14a，以及层叠更一下层间绝缘膜14b。即具有n层多层配线结构的情况下，就由n层量的层间绝缘膜层叠而成(图示未画出)。在各自层间绝缘膜中，适用膜厚为5000～10000的硅氧化膜或低介电常数膜。在层间绝缘膜14上面，形成有在图中未画出的部位与在基板10上形成的集成回路进行电连接的作为电极的电极焊盘16。该电极焊盘16通过依次层叠由Ti(钛)构成的第1层16a、由TiN(氮化钛)构成的第2层16b、由AlCu(铝、铜)构成的第3层16c、由TiN构成的第4层(罩盖层)16d而形成。
电极焊盘16，例如通过溅射在层间绝缘膜14上的整个面上形成由第1层16a～第4层16d构成的层叠结构，采用抗蚀剂等通过图案化形成给定形状(例如圆形形状)。此外，在本实施方式中，虽然以电极焊盘16由上述层叠结构形成的情况为例进行了说明，电极焊盘16也可以只由Al形成，优选采用电阻低的铜形成。再有，电极焊盘16并不限定于上述构成，根据需要的电特性、物理特性以及化学特性也可以适当进行变更。
再有，电极焊盘16沿在基板10上多个形成的半导体芯片的面的至少一边(多种情况是2边或者4边)并排形成。该电极焊盘16也有沿各半导体芯片的面的边形成的情况，和在中央部并排形成的情况。此外，电极焊盘16的下方没有形成电子电路。
在层间绝缘膜14上，形成有覆盖电极焊盘16而作为保护层的钝化膜18。该钝化膜18可以由SiO2(氧化硅)、SiN(氮化硅)以及聚铣亚胺树脂等形成。
接着，对由以上构成的半导体基板进行的各工艺依次说明。首先，采用旋转喷涂法、浸渍法、喷涂法等方法，在如图2A所示钝化膜18的整个面上涂敷抗蚀剂(图中未画出)。该抗蚀剂用于让覆盖电极焊盘16的钝化膜18开口，可以采用光刻胶、电子线抗蚀剂、X射线抗蚀剂的任何一种，也可以是正型或者也可以是负型。
在钝化膜18上涂敷抗蚀剂后，即进行预烘烤，通过采用形成了给定图案的掩模进行曝光处理以及显影处理，将抗蚀剂图案化成给定形状。此外，抗蚀剂的形状根据电极焊盘16的开口形状设定，具体讲具有直径为60μm的圆形开口。这样进行抗蚀剂的图案化之后，进行后烘烤，如图2B所示，将覆盖在电极焊盘16上的钝化膜18的一部分进行蚀刻形成开口部H1。图2B表示对钝化膜18进行开口形成开口部H1的状态的截面图。
此外，蚀刻技术优选适用干蚀刻。干蚀刻也可以是反应性离子蚀刻(RIEReactive Ion Etching)。再有，作为蚀刻，也可以适用湿蚀刻。在钝化膜18上形成的开口部H1的截面形状根据后述工艺中形成的电极焊盘16的开口状设定，其直径设定成比在电极焊盘16上形成的开口直径大的直径以上工艺结束后，以形成了开口部H1的钝化膜18上的抗蚀剂71作为掩模，采用干蚀刻对电极焊盘16、层间绝缘膜14以及绝缘膜12进行开口。图2C表示对电极焊盘16、层间绝缘膜14以及绝缘膜12开口形成开口部H2后的截面图。此外，作为干蚀刻技术中可采用RIE、这里，电极焊盘16、层间绝缘膜14以及绝缘膜12在同一工艺中进行开口，但也可以例如对电极焊盘16进行开口后，在其它工艺中再对层间绝缘膜14和绝缘膜12进行开口。即在上述过程中，虽然采用同一抗蚀剂掩模反复进行蚀刻，在各蚀刻工艺结束后，可以对抗蚀剂重新进行图案化。进一步，对在电极焊盘16上形成的开口部H2开口之后剥离抗蚀剂，以电极焊盘16的最表面的TiN作为掩模，对层间绝缘膜14以及绝缘膜12进行蚀刻。如图2C所示，也可以让基板10显露出来。
根据以上的工艺，如图2C所示基板10的表面露出来。此后，作为开口面罩使用的钝化膜18上形成的抗蚀剂，采用剥离液或者灰化等进行剥离。
这样，如果对电极焊盘16开口以后，再在其它工艺中对层间绝缘膜14以及绝缘膜12进行开口，即可提供包含如图8所示的半导体装置主体3的半导体装置300。即在电极焊盘16上形成的贯通孔的孔径与在层间绝缘膜14以及绝缘膜12上形成的贯通孔的孔径不同，其结果在该电极焊盘16和层间绝缘膜14的边界附近，在贯通孔11内面形成有段差。这种情况下就很难出现连接端子24从贯通孔11被拔出的现象，因而可以提高连接状态的稳定性。
接着，如图3A所示，形成用于对基板10穿孔的蚀刻用硬掩模29。该硬掩模29形成为覆盖钝化膜18以及电极焊盘16的上层面，以及开口部H2的内面，例如由SiO2等绝缘材料通过CVD法等形成。这样硬掩模29全面形成后，如图3A所示，在开口部H2的底部形成硬掩模29的开口部H5，让基板10的表面露出开口部H2。在此，通过采用具有与开口部H对应的开口的抗蚀剂，进行硬掩模29的穿孔。
此外，在蚀刻中优先适用干蚀刻。干蚀刻也可以采用反应性离子蚀刻(RIEReactive Ion Etching)。
然后，采用包括该开口部H5的硬掩模29，通过干蚀刻，如图3B所示，对基板10进行穿孔。此外，在此，作为干蚀刻，除了RIE以外，可以采用ICP(Inductively Coupled Plasma)。图3B表示对基板10穿孔后的形成了孔部H3的状态的截面示意图。此外，硬掩模29的开口部H5，考虑到基板穿孔时的多余蚀刻(边蚀刻)，假定开口直径为30μm～50μm(如30μm)。
在此，由于以在钝化膜18和电极焊盘16上以及开口部H1、H2内面形成的硬掩模29作为抗蚀剂掩模对基板10穿孔，如图3B所示，在基板10上形成的孔部H3的孔径应该比电极焊盘16上的开口部H2的口径要小。其结果，在连通开口部H1、H2以及孔部H3的贯通孔中，形成基板10的一部分凸出构成的段差部。
此外，对于硬掩模29的膜厚，相对于基板10形成70μm左右深度的孔时，例如以正硅酸四乙酯(Tetra Ethyl Ortho SilicateSi(OC2H6)4以下称为TEOS)作为原料，采用PECVD(Plasma Enhanced Chemical VaporDepositon)形成的硅氧化膜，即由PE-TEOS法形成的硅氧化膜需要为2μm左右。作为硬掩模29的形成方法，除了PE-TEOS法以外，也可以采用臭氧和TEOS通过热CVD法形成硅氧化膜SiO2，即O3-TEOS法、或者SiH4-N2O系、SiH4-O2系的等离子体激发CVD法形成。通过基板穿孔工艺，可以样硬掩模29薄膜化，在该穿孔工艺后膜厚可以减少1000～9000左右。即在本实施方式中，硬掩模29的膜厚设定成比过蚀刻量大的值。
这里，通常所使用的光刻胶掩模，由于缺乏干蚀刻的耐蚀性，对于70μm的孔时需要有10μm的抗蚀剂掩模，随着膜厚增加成本也会上涨，处理过程也会增大纵横比，效率不好。但是，依据上述那样的硬掩模29，可以减薄膜厚，在降低成本的同时可以实现高效率的制造过程。
还有，作为硬掩模29的开口部H5的开口形状，在本实施方式中虽然采用圆形，也可以采用四角形等多角形，在开口工艺中适合采用PFC系干蚀刻或者BHF系的湿蚀刻的任何一个。
以上工艺结束后，在孔部H3的孔内侧凸出残留下来的硬氧化膜29的凸出部29a采用蚀刻可以除掉。即，对于残留在电极焊盘16、层间绝缘膜14、绝缘膜12的开口部内壁残留下来的硬掩模29，将选择性除去比孔部H3凸出的部分29a，如图4A所示在电极焊盘16、层间绝缘膜14、绝缘膜12的开口部内壁残存薄膜的硬掩模29进行蚀刻。图4A表示电极焊盘16上方以及开口部H2的内壁上残存硬掩模29的状态的截面示意图。通过进行这样的蚀刻，以具有比孔部H3的开口直径大的开口直径的形式，可以在电极焊盘16、层间绝缘膜14、绝缘膜12的开口部内壁上形成薄膜硬掩模29。此外，相当于这时的薄硬掩模29的电极焊盘16内的对应开口径与形成的基板贯通孔的开口径以及形成了电极孔的开口径对应。例如，相当于薄膜硬掩模29的电极焊盘16内相当的部分的开口径，假定基板贯通孔的开口径为30μm，电极孔的开口径为60μm，则成为其间的值40μm～58μm(例如50μm)的程度。
其次，除掉凸出部29a除去用的抗蚀剂后，即对硬掩模29及孔部H3内的绝缘膜进行覆盖处理。这里，使用PE-TEOS法形成1～3μm厚度的硅氧化膜后，其结果如图4B所示，在连通基板10、绝缘膜12、14、以及电极焊盘16的贯通孔11内部可以形成绝缘膜20。而且，绝缘膜20也可以是采用等离子CVD法形成1～3μm厚度的硅氮化膜。而且，也可以通过将上述硅氧化膜和硅氮化膜层叠至1～3μm，形成绝缘膜20。并且，硅氧化膜与硅氮化膜层叠时，通过在形成硅氧化膜后再形成硅氮化膜，硅氧化膜可以在比硅氮化膜接近基板10的位置上形成。
接着，在绝缘膜20上涂敷抗蚀剂(图中未画出)。该抗蚀剂用于对电极焊盘16的一部分上方开口，在涂敷该抗蚀剂后，进行预烘烤，进一步采用形成了给定图案的掩模进行曝光处理及显影处理，只在电极焊盘16上方以外的部分以及孔部H3及其周围部残留抗蚀剂的形状，例如按照孔部H3(包含周围部)为中心的圆环形状，对抗蚀剂图案化。
抗蚀剂的图案化结束后，进行后烘烤，之后通过采用蚀刻将覆盖电极焊盘16上的绝缘膜20除掉，如图5A所示，成为在电极焊盘16的开口周围残存绝缘壁部13的状态，在该电极焊盘16的一部分上开设连接孔。图5A表示除掉覆盖电极焊盘16的绝缘膜20的一部分后的状态的截面图。如图5A所示，在电极焊盘16的开口周围部以外的区域上形成连接孔28，成为让电极焊盘16的一部分露出的状态。此外，通过该连接孔28，可以与后述工艺中形成的连接端子(电极部)和电极焊盘16连接。
以上工艺结束后，进行在绝缘膜20的表面、电极焊盘16的露出部、和贯通孔11的内部以及底部上形成包含势垒层以及片层的底膜22的工艺。图5B表示形成了底膜22的状态的截面示意图。如图5B所示，底膜22充分覆盖绝缘壁部13和连接孔28内部，在电极焊盘16和绝缘膜20上连续形成。
底膜22的形成结束后，涂敷用于形成连接端子的抗蚀剂。然后，采用电化学镀覆(ECP)法，以包括贯通孔11内部以及连接孔28内部的形式在底膜22上进行镀覆处理，采用铜埋入到贯通孔11内部，同时跨过绝缘壁部13在连接孔28内部埋入铜，进行形成连接端子24的形成工艺。这样，在与贯通孔11不同的区域的连接孔28中，连接端子24和电极焊盘16电连接，形成成为基板10的表面侧的外部电极的连接端子24之后，进行抗蚀剂剥离，通过将势垒层以及片层的不需要部分(图中未画出)蚀刻除去，形成如图6B所示状态。
经过以上工艺制造的半导体装置主体部，对基板10的背面进行研磨，直到连接端子24露出到基板10的背面，形成与露出的连接端子24电连接的电极。再有，也可以在连接端子24附近从背面开始掩模基板10后，通过对基板10的背面蚀刻而让连接端子24露出，让连接端子24露出到基板10的背面。然后，在基板10的表面以及背面上均形成有电极的半导体装置主体部进行层叠，或者在基板10的表面以及背面上均形成有电极的半导体装置主体部包含至少一个层叠，在半导体装置主体部之间布线，制造出可以高密度安装的三维安装型(层叠型)的半导体装置。
此外，为了层叠各半导体装置主体部，上下配置的半导体装置主体部的电极，也可以通过焊锡等焊料进行电导通、连接。也可以采用只为接合半导体装置主体部的粘接剂。该粘接剂可以是液状或胶状，也可以是片状的粘接片。粘接剂，可以是环氧树脂为主的材料，也可以是绝缘性的材料。
再有，如果不仅是通过粘接剂将半导体装置主体部之间接合，还要电导通时，也可以采用包含导电性物质的粘接剂。该导电性物质，例如焊料、焊锡等粒子构成，将这些分散到粘接材料中。这样，在将被连接体之间接合时，该粒子作为接合的焊接作用，可以进一步显著提高接合性。
粘接剂，也可以是导电粒子分散后的异方性导电粘接剂(ACA)，例如异方性导电膜(ACF)或者异方性导电浆(ACP)。异方性导电粘接剂，是在粘合剂中分散导电粒子(填料)的材料，有时也添加分散剂。作为异方性导电粘接剂的粘合剂，多使用热硬化性的粘接剂。这时，在布线图案和电极之间，通过介入导电粒子，实现两者之间的电连接。
再有，电极间进行电连接时，也可以使用Au-Au、Au-Sn、焊锡等金属接合。例如，在殿军机中设置这些材料，只施加热、只施加超音波振动、或者施加超音波振动以及热等，将两者接合。两者接合后，通过振动让设置在电极中的材料扩散，形成金属接合。
象上述那样层叠形成的三维安装型的半导体装置位于其最下(或最上)部的半导体装置主体部的连接端子24与外部端子连接。该外部端子可以采用焊锡或者金属等形成，但并不限定于此，只要是导电性材料形成即可。再有，焊锡球并不一定需要，也可以将半导体装置主体部安装在基板上，构成半导体模块。进一步，也可以不形成焊锡球，在母板安装时利用在母板侧涂敷的焊锡膏，通过其熔融时的表面张力可以进行电连接。
如以上所述，依据本实施方式的半导体装置的制造方法，对钝化膜18开口，接着对电极焊盘16开口在电极焊盘16上形成开口部H2后，在钝化膜18的上面和开口部内壁，进一步在电极焊盘16、层间绝缘膜14、绝缘膜12的开口部内壁上形成的、其开口底部上据欧自身的开口部H5所构成的硬掩模29作为掩模，对基板10穿孔。为此，从基板10到电极焊盘16的层叠方向中在贯通孔内面上形成段差部，可以防止在该贯通孔内部的连接端子24的拔出。
依据本实施方式，由于在没有形成半导体元件的区域上配置的电极焊盘16上穿孔开口部H2(贯通孔11)，形成连接端子24，与在电极焊盘16的形成位置不同的位置上形成连接端子24的情况相比，可以有效利用半导体装置的面积，其结果可以提高半导体装置设计的自由度。在此，当在与电极焊盘16的形成位置不同的位置上形成连接端子24时，连接端子24的大小虽然受到限制，在本实施方式中由于可以让连接端子24的大小和电极焊盘16同等程度的大小，由此与其它半导体装置连接的面积增大，其结果，可以提高半导体装置的可靠性。
此外，在本实施方式中，作为构成连接端子24的导电部件材料，采用铜，在填充铜时可以采用Cu镶嵌法。即，采用CVD法、电镀法等填充孔部H3，通过用CMP研磨除去表面的方法，可以形成连接端子24。当然，连接端子24也可以采用铜以外的金属如铝作为主要成分构成。
下面对本发明的半导体装置的第2实施方式进行说明。图7表示第2实施方式的半导体装置，其主要部位的部分截面示意图。相当于第1实施方式的图1。第2实施方式的半导体装置200，将在硅基板10上通过介入绝缘膜12和层间绝缘膜14层叠电极焊盘16所构成的半导体装置主体部1，多个层叠所构成，和第1实施方式大不相同的点再有，贯通硅基板10、绝缘膜12、层间绝缘膜14以及电极焊盘16的贯通孔11为均匀形成。因此，和图1相同的构成，采用和该图1相同的符号，并省略其说明。
各半导体装置主体部2，具备在硅基板10和电极焊盘16层叠方向均匀贯通的贯通孔11，在该贯通孔11内部插通由导电材料构成的连接端子24。已于这样的本实施方式的半导体装置200，由于贯通孔11的内面上按照均匀而没有段差的状态形成，容易向该贯通孔11内面进行镀覆处理等，和具有段差的情况相比可以形成均匀的薄膜。
在本实施方式中，也可以由插通贯通孔11内部的连接端子24让半导体装置主体部2的表背之间导通，可以在该表面以及/或者背面上层叠另外的半导体装置主体部，可以三维安装半导体装置主体部2。然后，由于贯通孔11设置在电极焊盘16内部，和在硅基板10上的没有形成电极焊盘16的区域上形成贯通孔的情况相比，可以节省空间，可以实现该半导体装置的高功能化或者小型化。
再有，在这样的本实施方式的半导体装置2100中，连接端子24和电极焊盘16之间的连接，不是从贯通孔11内部的连接端子24对电极焊盘16直接进行，而是以沿着贯通孔11的内面横跨从电极焊盘16凸出构成的绝缘壁部13的形式与电极焊盘16平面连接，连接端子24越过绝缘壁部13与电极焊盘16连接，即，即连接端子24是与绝缘壁部13以及电极焊盘16双方接触所构成。这时，在连接端子24与绝缘壁部13以及电极焊盘16的接触面上至少会产生绝缘壁部13的厚度量产生段差，与没有段差而面均匀的连接端子24与绝缘壁部13以及电极焊盘16密接的情况相比，可以提高其密接力，其结果可以在连接端子24和电极焊盘16之间形成稳定的电连接状态。因此，不容易产生由于电连接不良而造成半导体装置200的误动作的情况，可以提高高半导体装置100的可靠性。
此外，对于图7所示的半导体装置200的制造方法，如图2B～图2C所示，对另外，关于图7所示半导体装置200的制造方法，对电极焊盘16以及绝缘膜12、14的开口工艺、对基板10的穿孔工艺可以采用同一工艺进行。这样，各层的开口直径可以大致相同，可以形成没有段差11、或者段差少的贯通孔11。此外，即使采用这样的方法也可以产生若干段差，该段差部分也可以采用蚀刻除去。
上述那样对基板10的穿孔工艺进行之后，形成如图4B所示的绝缘膜20、图5所示的连接孔28以及底膜22，通过填充连接端子24，即可得到贯通孔11内没有段差的半导体装置主体部2。
图9表示本发明的电路基板一实施方式的概略构成的斜视图。如图9所示，本实施方式的电路基板102，具有在基板101上搭载上述半导体装置100(200、300)的构成。对于基板101例如一般采用玻璃环氧树脂基板等有机系基板。在基板101上例如由铜等构成的布线图案形成所希望的电路，这些布线图案和半导体装置100的布线图案机械连接。或者采用上述异方性导电膜进行电导通。
再有，作为具有包括本实施方式的半导体装置的电路基板的电子机器，如图10所示的笔记本型个人计算机201。图9所示的电路基板配置在各电子机器的框体内部。
再有，电子机器并不限于上述笔记本计算机或移动电话机，可以适用于各种电子机器。可以适用于例如包括液晶投影机、多媒体对应的个人计算机(PC)以及工程工作站(EWS)、文字处理机、电视机、观察窗型或者监听直视型的录象机、电子记事本、电子计算器、汽车导航系统装置、POS终端、或含触摸屏的装置等的电子机器中。
权利要求
1.一种半导体装置，包含在基板上层叠电极的构成，其特征在于，在所述电极以及所述基板的层叠方向上，形成贯通这些电极以及基板的贯通孔，在贯通孔内部插通导电部件；另一方面在所述电极和所述导电部件之间配置绝缘部件，该绝缘部件包含至少比所述电极位于上层的壁部；所述导电部件，从所述贯通孔跨过所述绝缘部件的壁部与所述电极连接。
2.根据权利要求1所述的半导体装置，其特征在于，所述绝缘部件，以覆盖所述电极的上层面以及贯通孔内面的形式形成，在基板面内与所述贯通孔不同的位置上具备至少用于连接所述电极和所述导电部件的连接孔，在该连接孔和所述贯通孔之间配置所述壁部。
3.根据权利要求1或2所述的半导体装置，其特征在于，在所述基板和所述电极之间至少形成层间绝缘膜，对该层间绝缘膜也形成所述贯通孔，在所述基板和所述层间绝缘膜之间的边界部分上在所述贯通孔内面形成段差。
4.根据权利要求1或2所述的半导体装置，其特征在于，在所述基板和所述电极之间至少形成层间绝缘膜，对该层间绝缘膜也形成所述贯通孔，在所述基板和所述层间绝缘膜之间的边界部分上在所述贯通孔内面均匀形成。
5.根据权利要求1或2所述的半导体装置，其特征在于，所述导电部件，作为担当向所述贯通孔的孔轴方向的电连接的连接端子发挥作用。
6.根据权利要求1或2所述的半导体装置，其特征在于，所述导电部件，在所述基板的与形成了电极的面相反侧的面中，其一部分从所述贯通孔向外侧凸出。
7.一种半导体装置，其特征在于，将权利要求1或者2所述的半导体装置多个层叠构成，各半导体装置通过所述导电部件电连接。
8.一种半导体装置的制造方法，其特征在于，包括层叠工艺，在基板上形成电极；电极孔形成工艺，对所述电极形成直到所述基板表面为止开口的电极孔；绝缘层形成工艺，至少以从所述电极孔内面覆盖该电极的上层的形式形成绝缘层；开口部形成工艺，对所述绝缘层，在与所述电极孔内面侧的基板穿孔预定部对应的位置上形成开口部；基板孔形成工艺，以该绝缘层作为掩模对所述基板形成连通与所述电极孔的基板孔；连接孔形成工艺，在所述基板面内，在与所述电极孔不同的区域对所述绝缘层开口并让所述电极的上层面露出；和导电部件填充工艺，以至少从所述电极孔以及基板孔的内部与所述露出的电极连接的形式，对该电极孔以及基板孔内，以及所述绝缘层的连接孔内填充导电部件。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，进一步包括在所述电极上形成绝缘膜的工艺；所述电极孔形成工艺，包括第1工艺，其对为覆盖所述基板上的所述电极而形成的所述绝缘膜的、位于该电极上的部分的至少一部开口；第2工艺，其以开口后的所述绝缘膜作为掩模，对所述电极的一部分开口而形成所述电极孔。
10.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，所述基板的孔径、以及所述电极的孔径按照大致相同形成。
11.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，所述基板的孔径D1、以及所述电极的孔径D2，满足关系D1＜D2。
12.根据权利要求9所述的半导体装置的制造方法，其特征在于，所述基板的孔径D1、所述电极的孔径D2，以及所述绝缘膜的开口径D3，满足关系D1＜D2＜D3。
13.一种半导体装置的制造方法，其特征在于，具备半导体装置层叠工艺，其采用由权利要求8或9所述的半导体装置的制造方法获得的半导体装置，各半导体装置通过该导电部件进行层叠。
全文摘要
本发明提供一种确保良好电连接状态的可靠性高的半导体装置，具备在基板(10)上层叠了电极(16)的构成的半导体装置主体部(1)，在电极(16)以及基板(10)的层叠方向上，形成贯通这些电极(16)和基板(10)的贯通孔(11)，在贯通孔(11)内部插通导电部件(24)，另一方面，在电极(16)上形成至少面向贯通孔(11)的绝缘部件，导电部件(24)于从贯通孔(11)横跨该绝缘部件与电极(16)连接。
文档编号H01L25/065GK1534772SQ20041003148
公开日2004年10月6日 申请日期2004年3月29日 优先权日2003年3月27日
发明者增田员拓 申请人:精工爱普生株式会社