专利名称：非易失性半导体存储装置及其控制方法
技术领域：
本发明涉及一种非易失性半导体存储装置，特别是一种电可擦除可编程ROM(EEPROMElectrically Erasable Programmable ROM)。
背景技术：
在由单一的晶体管构成存储单元的EERROM中，由具有浮动栅以及控制栅这种双栅构造的晶体管构成各存储单元。
在这种两重门构造的晶体管的情况下，通过使在浮动栅的漏极所产生的热电子向着源极加速，穿过门绝缘膜注入到浮动栅，来进行信息的写入。
然后，通过根据是否有电荷被注入到浮动栅来检测出存储单元晶体管的动作特性的差，来进行信息的读出。
这样的存储单元的构造分为两种，一种叫做叠层栅型，另外一种叫做分裂栅型。
分裂栅型的存储单元如图6所示，在漏极1和源极2之间所形成的沟道上，浮动栅4经绝缘膜3部分重叠在源极2上，另外控制栅5经绝缘膜6部分重叠在浮动栅4上。
采用这种分裂栅型存储单元的非易失性半导体存储装置的概略结构如图7所示。多个存储单元被配置为n×m行列，存储单元阵列为矩阵。
各存储单元被配置在n根字线WL0～WLn-1与m根位线BL0～BLm-1的交点处，各行的存储单元的控制栅(图6中的5)与n根字线WL0～WLn-1中的一根相连接，漏极(图6中的1)与m根位线BL0～BLm-1中的一根相连接。
另外各行的存储单元7的源极(图6中的2)被连接到公共的源线SL。另外，图7中仅显示了上述存储单元阵列中与第k行的字线WLk相连接的m个存储单元M0～Mm-1。
行地址译码器10根据编程模式、读出模式以及擦除模式这几种不同的模式，给所选择的字线(例如字线WLk)的相关的公共源线SL提供电压。列地址译码器11在编程模式以及读出模式下，从m根位线BL0～BLm-1中选择出一根(例如位线BLj)。
在编程模式下所选择出来的位线BLj，被写入电路12加载上用于控制的电压；在读出模式下所选择出来的位线BLj被连接到读出放大器13。
下面说明对上述非易失性半导体存储装置的擦除、编程以及读出的各个动作。
(1)擦除动作列地址译码器11给所有的位线BL0～BLm-1加载接地电位(0V)，行地址译码器10给所有的字线WL0～WLn-1加载擦除电压(14.5V)。于是，所有的存储单元的控制栅5都被加载了擦除电压(例如14.5V)，漏极1以及源极2被加载了0V电压。
这里我们注意与一根字线WLk相连接的存储单元M0～Mm-1，由于源极2与浮动栅4之间的电容耦合远大于控制栅5和浮动栅4之间的电容耦合，所以此时的浮动栅4的电位由于和源极2的电容耦合而同样被固定在0V上，控制栅5和浮动栅4之间的电位差变成大约14.5V，F-N隧道电流(Fowler-Nordheim Tunnel Current)经过隧道酸化膜6而流动。也即，被注入到浮动栅4的电子从浮动栅4的凸出部被吸到控制栅5。这样就进行了对和一根字线WLk相连接的存储单元M0～Mm-1的全部擦除。
(2)编程动作(写入动作)行地址译码器10根据被加载的行地址数据RAD，选择例如字线WLk。于是，行地址译码器10给该字线WLk加载选择电源Vgp(例如2.0V)，给其他没有被选择的字线加载接地电压0V。另外，行地址译码器10给所选择的字线WLk的相关公共源线SL提供编程电压Vp(例如12.2V)。
列地址译码器11，将根据被加载的列地址数据CAD所选择的位线BL(例如BLj)连接到写入电路12。因此，所选择的位线BLj，根据被加载在输入输出端I/O线14的写入数据，而被加载电压。
例如在输入输出端I/O线14被加载数据“0”的情况下，给位线BLj加载能够进行写入的电压Vse(例如0.9V)，在输入输出端I/O被加载数据“1”的情况下，给位线BLj加载禁止进行写入的电压Vsd(例如4.0V)。另外给没有被选择的其他位线加载禁止进行写入的电压Vsd(例如4.0V)。
因此，被字线WLk和位线BLj所指定的存储单元Mj中，在输入输出端I/O线14被加载数据“0”的情况下，源极2被加载12.2V，漏极1被加载0.9V，控制栅5被加载2.0V的电压。这样，使漏极1向源极2的载体(电子)流动，由于浮动栅4和源极2的电容耦合，浮动栅4的电压和源极2的电压几乎一样。所以作为热电子的载体经过绝缘膜3被注入到浮动栅4。
另外，在输入输出端I/O线14被加载数据“1”的情况下，由于存储单元Mj中的源极2被加载12.2V，漏极1被加载4.0V，控制栅5被加载2.0V的电压，存储单元Mj变成关闭状态，载体不流动，也不被注入到浮动栅4。
另外，对于没有被选择的存储单元，同样由于漏极1、源极2以及控制栅5的电压不满足编程的条件，载体也也不被注入到浮动栅4。
(3)读出动作行地址译码器10，在给根据行地址数据RAD所选择的字线WL(例如字线WLk)加载选择电源Vgr(例如4.0V)的同时，给所有的公共源线SL加载接地电压(0V)。
另外，列地址译码器11，将根据被加载的列地址数据CAD所选择的位线BL(例如位线BLj)连接到读出放大器13。
如上来进行对由字线WLk和位线BLj所选择的存储单元Mj所存储的数据的读出。这时，读出放大器13根据一定的基准电流Iref和存储单元Mj中所流动的单元电流Ir的大小关系，进行对读出数据的判断，如果单元电流Ir＜基准电流Iref，判定为数据“0”。
上述的技术，被公开在例如日本公开专利公报的特开平11-232891号公报中。
然而，读出模式中的单元电流Ir，由于时间的变化或者编程时的干扰等各种原因而变动。例如，某个存储单元Mj中的数据为“1”(浮动栅4中没有被注入载体(电子)的状态下)时，伴随着时间的流逝来自基板的电子进入浮动栅4，使得单元电流Ir减小。
另外由于基准电流Iref为一定值，如果单元电流Ir比基准电流Iref小，数据“1”就变化为数据“0”。这样产生了数据记忆能力(数据保存特性)恶化，被干扰所制约等问题。
另外，上述以前的非易失性半导体存储装置中，还存在数据重写需要较长时间这个问题。例如在某个存储单元Mj中写入数据“1”时，如果要将其改写为数据“0”，需要进行上述的编程动作。由于为使热电子经过绝缘膜3注入到浮动栅4的方式，能够在比较短的时间(数μsec)内进行。
另外在某个存储单元Mj中写入数据“0”时，如果要将其改写为数据“1”，需要进行擦除动作。然而，由于采用使F-N隧道电流流动将被注入到浮动栅4的电子吸到控制栅5这种方式，该以前的电路方式中必须要数msec的长时间。
发明内容
本发明的非易失性半导体存储装置中，含有配置在多个位线、多个字线以及多个位线和多个字线的交点上的多个非易失性存储单元，另外还含有从多个字线中选择一根字线的行地址译码器，以及从多个位线中同时选择出一对位线的列地址译码器。
另外，还设有对从分别与列地址译码器所选择的一对位线相连接的一对非易失性存储单元向该一对位线输出的信号的差进行放大的差分放大器。
本发明中，由于采用对一对非易失性存储单元所发出的信号的差进行差分放大，补偿了在读出模式中由于种种原因所引起的单元电流Ir的变动，能够防止误操作的发生。另外，由于差分放大器可以得到没有误动作的数据的差，即使读出余裕很小也可以。因此，能够大幅缩短写入时间。
另外，本发明的非易失性半导体存储装置的控制方法，首先擦除存储在多个非易失性存储单元中的数据，向分别与通过列地址译码器所选择的一对位线相连接的一对非易失性存储单元中的一方写入设定时间，之后，通过差分放大器对分别被连接到一对位线的一对非易失性存储单元向该一对位线输出的信号差进行放大。
图1为说明本发明的相关非易失性半导体存储装置的概略构成的电路图。
图2为说明图1中的差分放大器的具体的构成例的电路图。
图3为说明本发明的相关非易失性半导体存储装置的读出动作的动作时序图。
图4为说明本发明的相关非易失性半导体存储装置的数据改写方法的一个例子的示意。
图5为说明存储单元的擦除特性的示意图。
图6为分裂栅存储单元的截面构造图。
图7为说明以前的相关非易失性半导体存储装置的概略构成的电路图。
图中20-行地址译码器，21-列地址译码器，22-写入电路，23-差分放大器，24-I/O线，50-差分放大部，60-预充电部。
具体实施例方式
下面对照附图，详细说明本发明的实施方式的相关非易失性半导体装置。图1为说明使用分裂型存储单元的非易失性半导体存储装置的概略构成的电路图。另外，图中的存储单元的构造和图6中所示的一样。
多个存储单元被配置在行列上，构成矩阵型的存储单元阵列。存储阵列被分割为将正数据写入各个存储单元的第1存储单元阵列MAT，以及将反转数据写入各个存储单元的第2存储单元阵列MAR。
第1存储单元阵列MAT中，各存储单元被配置在n根字线WL0～WLn-1与m根位线BLt0～BLtm-1的交点上。各行的存储单元的控制栅(图6中的5)与n根字线WL0～WLn-1中的一根相连接，漏极(图6中的1)与m根位线BLt0～BLtm-1中的一根相连接。另外各行的存储单元7的源极(图6中的2)被连接到公共的源线SL。
第2存储单元阵列MAR中，各存储单元同样被配置在n根字线WL0～WLn-1与m根位线BLr0～BLrm-1的交点上。各行的存储单元的控制栅(图6中的5)与n根字线WL0～WLn-1中的一根相连接，漏极(图6中的1)与m根位线BLr0～BLrm-1中的一根相连接。另外各行的存储单元7的源极(图6中的2)被连接到公共的源线SL。
另外，图1中仅显示了，第1存储单元阵列MAT中与第k行的字线WLk相连接的m个存储单元Mt0～Mtm-1，以及第2存储单元阵列MAR中与第k行的字线WLk相连接的m个存储单元Mr0～Mrm-1。
行地址译码器20根据编程模式、读出模式以及擦除模式这几种不同的模式，给所选择的字线(例如字线WLk)的相关的公共源线SL提供电压。列地址译码器21在编程模式以及读出模式下，从第1存储单元阵列MAT的m根位线BLt0～BLtm-1中选择出一根(例如位线BLtj)，以及从第2存储单元阵列MAR的m根位线BLr0～BLrm-1中选择出一根(例如位线BLrj)。
编程模式下，给由列地址译码器21所选择的一对位线BLtj以及BLrj加载通过写入电路22进行控制的电压，只在与一对位线BLtj以及BLrj中的任何一方相连接的存储单元中写入数据“0”。例如，在和位线BLtj相连接的存储单元Mtj中写入数据“0”。
这里，位线BLtj为从第1存储单元阵列MAT中选择出的一根位线，位线BLrj为从第2存储单元阵列MAR中选择出的一根位线。这时，存储单元Mrj中事先被擦除动作写入数据“1”。另外，列地址译码器21选择应当写入数据“0”的一对位线BLtj以及BLrj中的任何一方都可以。
另外，读出模式下，由列地址译码器21所选择的一对位线BLtj以及BLrj，分别经正I/O线(True I/O)以及反转I/O线(Bar I/O)，被连接到差分放大器23的一对差分输入端。这样，被写入到一对存储单元Mtj以及Mrj中的正数据(例如数据“0”)和反转数据(例如数据“1”)的相应信号的差被差分放大器23所放大，以数据“0”或者“1”作为其输出，从I/O线24被输出。
图2为说明差分放大器23的具体构成例的电路图。该差分放大器23由差分放大部50以及预充电电路部60构成。在差分放大部50中，读出放大器激活信号SA被加载到MOS晶体管MT1、MT2、MT3以及MT4的门上。MT1和MT2为P沟道型，MT3和MT4为N沟道型。
反相器INV1和INV2的一方的输出被连接到另一方的输入，作为放大器而工作。一旦读出激活信号SA上升到高电平，MT1和MT2断开，MT3和MT4导通，反相器INV1和INV2经MT3和MT4分别与正I/O线(True I/O)和反转I/O线(Bar I/O)连接。
另外预充电电路部60中，预充电信号PC被加载到MOS晶体管MT5、MT6以及MT7的门上。MT5、MT6以及MT7为N沟道型。一旦预充电信号PC变成高电平，MT5、MT6以及MT7导通，反相器INV3以及N沟道型MOS晶体管MT8工作，正I/O线(True I/O)和反转I/O线(Bar I/O)被约1/2Vdd的电位所预充电。Vdd为电源电压。
一旦预充电信号PC变成低电平，反相器INV3和电源断开，以及N沟道型MOS晶体管MT9导通，MT8断开，预充电被解除。
下面对照图3的动作时序图来说明使用该差分放大器23的读出动作。首先在预充电期间，预充电信号PC变成高电平，正I/O线(True I/O)和反转I/O线(Bar I/O)被约1/2Vdd的电位所预充电。当预充电信号PC变成低电平时，预充电被解除。
接着行地址译码器20，在给根据行地址数据RAD所选择的字线WL(例如字线WLk)加载选择电源Vgr(例如4.0V)的同时，给所有的公共源线SL加载接地电压(0V)。另外，列地址译码器21，将根据被加载的列地址数据CAD所选择的一对位线BL(例如位线BLtj和BLrj)经正I/O线(TrueI/O)和反转I/O线(Bar I/O)连接到差分放大器23。
正I/O线(True I/O)和反转I/O线(Bar I/O)中，来自分别和一对位线BLtj以及BLrj相连接的一对存储单元Mtj和Mrj的信号被徐徐输出。例如如果在存储单元Mtj中写入数据“1”，在存储单元Mrj中写入数据“0”，在存储单元Mtj中流动的电流Irt(j)比在存储单元Mrj中流动的电流Irb(j)更大。一旦Irt(j)＞Irb(j)，根据该电流差，正I/O线(True I/O)和反转I/O线(Bar I/O)的电位差渐渐变大(图3中的等待期间)。
之后，读出激活信号SA变成高电平，差分放大器50被激活，I/O线(TrueI/O)和反转I/O线(Bar I/O)的电位差迅速增大。于是差分放大器23的输出经反相器INV4输出到I/O线24。
下面对照图4说明上述非易失性半导体存储装置的数据改写方法的一个例子。现在假设在初期状态中，存储单元Mtj中预先被写入了作为正数据的数据“1”，相对的存储单元Mrj中预先被写入了作为该反转数据的数据“0”。
下面说明从该状态开始，将存储单元Mtj改写为数据“0”，将存储单元Mrj改写为数据“1”的情况。
首先对分别被写入正数据及其反转数据的一对存储单元Mtj和Mrj实施事前擦除动作(pre-erase)。这时的动作与背景技术例中所说明的擦除动作一样。
也即，列地址译码器20给第1存储阵列MAT所有的位线BLt0～BLtm-1，以及第2存储阵列MAR所有的位线BLr0～BLrm-1加载接地电位(0V)，行地址译码器20给所有的字线WL0～WLn-1加载擦除电压(14.5V)。于是，所有的存储单元的控制栅5都被加载了擦除电压(14.5V)，漏极1以及源极2被加载了0V电压。
这里注意与一根字线WLk相连接的存储单元Mt0～Mtm-1以及存储单元Mr0～Mrm-1，由于源极2与浮动栅4之间的电容耦合远大于控制栅5和浮动栅4之间的电容耦合，此时的浮动栅4的电位由于和源极2的电容耦合而同样被固定在0V上，控制栅5和浮动栅4之间的电位差变成14.5V，F-N隧道电流(Fowler-Nordheim Tunnel Current)经过隧道酸化膜6而流动。这样所有的存储单元的数据都被擦除，换而言之，所有的存储单元都被写入数据“1”。
但是，本实施方式中，只在被写入了数据“0”的存储单元Mrj的单元电流Irb(j)变成一定的电流(例如10μA)以上之前的时间内，进行上述事前擦除动作。该时间为大约100μsec，和进行完全擦除的时间(数msec)相比，是极短的时间。
之后，只对应当被写入的存储单元Mtj，进行写入数据“0”的动作。该动作和上述的一样。之后，在存储单元Mrj和Mtj的单元电流的差电流ΔI＝Irb(j)-Itb(j)变成一定值(例如10μA)时，完成编程动作。
使用上述的差分放大器23，放大根据该存储单元Mrj和Mtj的单元电流的差ΔI所产生的正I/O线(True I/O)和反转I/O线(Bar I/O)的电位差。因此编程时间为大约30μsec。所以，全部的改写时间为大约130μsec，与以前的实施例相比非常短。
也即，本实施方式中，由于采用了根据被写入了正数据和反转数据的一对存储单元Mrj和Mtj的单元电流的差电流ΔI，进行数据读出的判断这种方式，差分放大器23能够得到没有误动作的差电流ΔI，数据的写入时间被大幅缩短。
关于该数据写入时间，本实施方式和以前的例子更具体的比较如下所述。在以前的例子中，设定读出放大器13的基准电流Iref为30μA，读出放大器13的判断余裕为10μA，为在存储单元中写入数据“1”，单元电流Ir要为40μA。
所以，如图5所示，假设为最差的存储单元，需要大约10msec的擦除时间(写入数据“1”的时间)。与此相对，本实施方式中，要确保和以前相当的差分放大器23的判断余裕为10μA，上述的100μsec左右(事前擦除动作)的时间也足够了。因此，本实施方式中，能够以和以前的例子比为1/1000的压倒性的速度，进行数据写入或者改写。
另外，从其他观点来看，如果设定为和以前一样的写入时间(10msec左右)，对数据“0”和数据“1”两方，读出放大器13的判断余裕只能确保为10μA～20μA。
与此相对，本实施方式中，如果设定写入时间为和以前一样的10msec左右，差分放大器23的判断余裕为40μA以上。由于得到了该宽阔的余裕，数据记忆特性(数据保存特性)、干扰特性以及持久特性被大幅提高。
另外，对于被写入正数据的存储单元Mtj以及被写入其反转数据的存储单元Mrj，由于在存储单元阵列中同向排列，且由于具有一样的晶体管大小，因此具有一样的特性。所以，由时间的变化或者编程时的干扰等各种原因所导致的单元电流Irt(j)和Irb(j)的变动也一样。
例如，当存储单元Mtj的单元电流只增加ΔIx，变成Irt(j)+ΔIx时，存储单元Mrj的单元电流变成Irb(j)+ΔIx。因此，二者的单元电流的差Irt(j)-Irb(j)为一定。由于本实施方式中通过差分放大器23，对该差电流Irt(j)-Irb(j)的对应电位差进行放大，能够防止单元电流Irb(j)和Irb(j)的变动的变动所引起的误动作。
另外，本实施方式中是以含有分裂栅型存储单元的电可擦除的非易失性半导体存储装置为例子来说明的，本发明并不仅限于此，对含有其他类型存储单元的电可擦除的非易失性半导体存储装置，例如含有叠层栅型存储单元的电可擦除的非易失性半导体存储装置同样适用。
另外本实施方式中，是将存储单元阵列全体分割成第1存储单元阵列MAT和第2存储单元阵列MAR这两个存储区域，对来自分别从各个存储阵列中所选择出来的一对存储单元的信号进行差分放大的，也可以将存储单元阵列的一部分设定为高可信度存储区域，将该高可信度存储区域分割为第1存储单元阵列MAT和第2存储单元阵列MAR这两个存储区域，而其他存储区域和以前的例子一样构成。
当发生数据破坏或者读出错误时，非易失性半导体存储装置将可能使其不能发挥应有功能的重要数据，例如ID数据或者设备固有的数据等写入到该高可信度区域并保存。这样，由于能够准确的读出相关重要数据，能够达到非易失性半导体存储装置的高可信化。
本发明中，通过在一对存储单元中分别写入正数据以及其反转数据，差分放大与该一对存储单元相连接的一对位线的输出信号，由于进行数据检测，大幅缩短了非易失性半导体存储装置的数据写入时间，同时，能够大幅提高其数据记忆特性(数据保存特性)、干扰特性以及持久特性。
权利要求
1.一种非易失性半导体存储装置，其特征在于包括多个位线；多个字线；被配置在上述多个位线和多个字线的各个交点处的多个非易失性存储单元；从上述多个字线中选择一根字线的行地址译码器；从上述多个位线中同时选择一对位线的列地址译码器；以及差分放大器，其对分别与上述列地址译码器所选择的一对位线相连接的一对非易失性存储单元向该一对位线输出的信号的差进行放大。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于还包括向分别与上述列地址译码器所选择的一对位线相连接的一对非易失性存储单元的一方写入正数据，向另一方写入其反转数据的写入电路。
3.如权利要求1或权利要求2所述的非易失性半导体存储装置，其特征在于上述非易失性存储单元为分裂栅型非易失性存储单元。
4.一种非易失性半导体存储装置，其特征在于包括由被配置在多个第1位线和多个字线的各个交点处的多个第1非易失性存储单元所组成的第1存储单元阵列；由被配置在多个第2位线和上述多个字线的各个交点处的多个第2非易失性存储单元所组成的第2存储单元阵列；从上述多个字线中选择一根字线的行地址译码器；从上述多个第1位线中选择一根位线且同时从上述多个第2位线中选择一对位线的列地址译码器；以及差分放大器，其对分别与上述列地址译码器所选择的一对位线相连接的一对非易失性存储单元向该一对位线输出的信号的差进行放大。
5.如权利要求4所述的非易失性半导体存储装置，其特征在于还包括向分别与上述列地址译码器所选择的一对位线相连接的第1非易失性存储单元以及第2非易失性存储单元中的一方写入正数据，向另一方写入其反转数据的写入电路。
6.如权利要求4或权利要求5所述的非易失性半导体存储装置，其特征在于上述第1以及第2非易失性存储单元为分裂栅型非易失性存储单元。
7.一种非易失性半导体存储装置的控制方法，其特征在于是对一种包括多个位线、多个字线、被配置在上述多个位线和多个字线的各个交点处的多个非易失性存储单元、从上述多个字线中选择一根字线的行地址译码器、从上述多个位线中同时选择一对位线的列地址译码器、以及对分别与上述列地址译码器所选择的一对位线相连接的一对非易失性存储单元向该一对位线输出的信号的差进行放大的差分放大器的非易失性半导体存储装置进行控制的控制方法，包括擦除被存储在上述多个非易失性存储单元中的数据的过程；向分别与上述列地址译码器所选择的一对位线相连接的一对非易失性存储单元中的一方，以规定时间写入数据的过程；以及通过上述差分放大器对分别与上述一对位线相连接的一对非易失性存储单元向该一对位线输出的信号的差进行放大的过程。
8.如权利要求7所述的非易失性半导体存储装置的控制方法，其特征在于上述规定时间是直到在上述一对非易失性存储单元中流动的单元电流的差变成一定电流时的时间。
全文摘要
本发明涉及一种非易失性半导体存储装置及其控制方法，存储阵列被分割为各个存储单元中被写入正数据的第1存储单元阵列(MAT)，以及各个存储单元中被写入正数据的反转数据的第2存储单元阵列(MAR)。列译码器(20)同时选择与被写入正数据的存储单元(Mtj)相连接的位线(BLtj)以及与被写入反转数据的存储单元(Mtj)相连接的位线(BLrj)。差分放大器(23)放大该一对位线(BLtj)和(BLrj)所输出的信号的差，输出到I/O线(24)，从而能够大幅缩短该非易失性半导体存储装置的数据写入时间。
文档编号H01L27/115GK1574064SQ200410047679
公开日2005年2月2日 申请日期2004年5月26日 优先权日2003年5月27日
发明者金田义宣 申请人:三洋电机株式会社