专利名称：非易失性半导体存储器件及其制造方法
技术领域：
本发明涉及一种半导体存储器件，更具体的是涉及一种具有与SONOS不同的膜结构的栅极的半导体存储器件，以及它的制造方法。
背景技术：
随着移动存储器件的最新发展，诸如易于数据共享和交换而不管硬件类型的存储棒导致对安全存储大量数据的需求增大。这方面的一个可能性是使用闪存器件，即，可以在数据块中擦除或编程的特殊类型的EEPROM，并且即使断电时还可以保留其内容。闪存器件通常是以由包括浮栅、晶体管栅极和控制栅的多层形式构成，浮栅存储电荷，晶体管栅极存储数据，而控制栅控制浮栅，这些栅极被顺序淀积。然而，闪存器具有较低的保存性能并且由于漏电流而不能长时间地安全保留存储在其中的数据。
为了解决这个问题，已经提出了一种具备减小了的高度的SONOS存储器件。该SONOS存储器件利用衬底和控制栅之间的叠层。即，代替闪存器中的浮栅以及在浮栅之上和之下的绝缘层，该SONOS存储器件利用通过顺序淀积氧化物膜、氮化物膜和另一氧化物膜制成的叠层(ONO)。另外，当在氮化物膜中俘获(trap)电荷时，SONOS存储器件通过改变阈电压而工作。在C.T.Swift等人发表在Technical Digest of International Electron DeviceMeeting(IEDM)December 2002，pp.927-930的文章“An Embedded 90nmSONOS Nonvolatile Memory Utilizing Hot Electron Programming and UniformTunnel Erase”公开了SONOS存储器件的详细说明。
图1是显示传统SONOS存储器件的基本结构的剖视图。
参考图1，在衬底10的源区S和漏区D之间的沟道区上形成了第一氧化硅(SiO2)膜12。第一氧化硅膜12的一端接触源区S而第一氧化硅膜12的另一端接触漏区D。第一氧化硅膜12用于使电荷隧穿(for tunnelingcharge)。氮化物(Si3N4)膜14形成在第一氧化硅膜12上。实际上是用于存储数据的材料膜的氮化物膜14捕获通过第一氧化硅膜12隧穿的电荷(charge tunneled through)。第二氧化硅膜16被制作成为阻挡电荷从氮化物膜14向上穿过氧化硅膜14移动的阻挡膜。栅电极18形成在第二氧化硅膜16上。
在图1中描述的该传统SONOS器件具有以下缺陷。
实际上，工作电压非常高。如果该传统SONOS器件被施加较低的工作电压，数据的写入/擦除速度就会变得远低于技术规格中规定的速度。由于这种电压依赖特性，对氮化硅膜14的俘获密度的控制也会变得困难。保留时间也不象期望的那么充足。
由氮化物膜14和第一及第二氧化物膜12及16的低介电常数造成的这些膜的较厚厚度导致了这些缺陷。
近来，公布于Extended Abstract of 2002 International Conf.on Solid StateDevice and Materials，Nagoya，Japan，Sept.2002，pp162-163中的C.Lee等人的标题为“Novel Structure Of SiO2/SiN/High-k dielectric，A1203 for a SONOSType Flash Memory”的论文已经发表了通过利用代替氧化硅膜的氧化铝膜(Al2O3)改进了阻挡膜的编程、擦除和保留特性。然而，该改进不是很显著，而且所施加的电压仍很高且仍难以控制氮化硅膜的俘获密度。
发明内容
本发明提供一种能够在低于SONOS存储器件的工作电压的电压下满意工作的、以同SONOS存储器件相同的电压电平下快速工作的、并能够有效控制俘获材料层的俘获密度的非易失性半导体存储器件。
本发明还提供了一种制造该非易失性半导体存储器件的方法。
依照本发明，所提供的非易失性半导体存储器件包括具有以预定距离隔开的源区和漏区的衬底；在衬底上的源区和漏区之间形成的栅极叠层，与源区接触的栅极叠层的一端和与漏区接触的栅极叠层的另一端，其中，栅极叠层包括隧道膜(tunneling film)；掺杂以具有比氮化物(Si3N4)膜更高的介电常数的预定的第一掺杂杂质的第一俘获材料膜；具有比氮化硅膜更高的介电常数的第一绝缘膜；以及栅电极，顺序淀积其所有的膜。
可以由氧化铝膜(Al2O3)形成第一绝缘膜。
依照本发明的一个实施例，还可以在隧道膜和第一俘获材料膜之间形成第一氧化物膜，并且还可以在第一俘获材料膜和第一绝缘膜之间形成第二氧化物膜。可以由氧化铝(Al2O3)形成第一和第二氧化物膜，而第一绝缘膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜和TiO2膜组成的组中选出的一种膜。
预定第一杂质可以是包含Dy的镧系元素(lanthanide)，并且掺杂浓度为1-20％。
第一俘获材料膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al2O3膜组成的组中选出的一种膜。
依照本发明的另一个实施例，被掺杂以预定第二掺杂材料并具有比氮化物膜(Si3N4)更高的介电常数的第二捕获材料膜，以及具有比氮化物膜更高的介电常数的第二绝缘膜进一步顺序形成在第一绝缘膜和栅电极之间。
另外，第一氧化物膜可以进一步形成在隧道膜和第一俘获材料膜之间。在这种情况下，第二氧化物膜可以进一步形成在第一俘获材料膜和第一绝缘膜之间，第三氧化物膜可以在第一绝缘膜和第二俘获材料膜之间，或者，第四氧化物膜可以进一步形成在第二俘获材料膜和第二绝缘膜之间。换句话说，如有必要，可以选择地形成第一至第四氧化物膜。
第二俘获材料膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al2O3膜组成的组中选出的一种膜。
第三和/或第四氧化物膜可以由氧化铝膜形成。
第二绝缘膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜和TiO2膜组成的组中选出的一种膜。
预定第二杂质可以是包含Dy的镧系元素，并且掺杂浓度在1-20％的范围内。
依照本发明的另一个方面，提供了一种制造非易失性半导体存储器件的方法，该方法包括形成隧道氧化物膜(tunneling oxide film)、掺杂以预定第一杂质并具有比氮化物膜更高的介电常数的第一俘获材料膜、具有比氮化物膜更高的介电常数的第一绝缘膜，以及栅电极，所有这些被顺序淀积在半导体衬底上；在栅电极上形成限定栅极区的光敏膜图形；通过顺序地蚀刻光敏膜图形周围的栅电极、第一绝缘膜、第一俘获材料膜和隧道氧化物膜来形成栅极叠层；移除光敏膜图形；以及形成围绕半导体衬底上的栅极叠层的源和漏区。
依照本发明的非易失性存储器件可以提供根据掺杂浓度来有效控制俘获密度的能力。因此，可以在比传统技术更低的电压下进行数据的写入/擦除，由此，与现有技术相比可以提高运行速度。
图1是作为依照现有技术的非易失性存储器件的一个例子的SONOS存储器件的剖面图；图2至5是依照本发明的第一至第四实施例的非易失性存储器件的剖面图；图6是显示依照具有高介电常数的绝缘膜的掺杂浓度的漏电流特性的曲线图，该绝缘膜用于依照本发明的实施例的非易失性存储器件；图7是显示根据具有高导电率的绝缘层的掺杂浓度的漏电流和有效厚度的变化的曲线，该绝缘层用于根据本发明的一个实施例的非易失性存储器件；图8是显示依照本发明的一个实施例的根据应力电荷的平带电压变化的曲线；图9是显示依照本发明的一个实施例的根据写入/读出时间的平带电压变化的曲线；图10是显示依照本发明的一个实施例的根据保留时间的平带电压变化的曲线；图11是显示依照本发明一个例子实施例的根据编成时间的平带电压变化的曲线；图12是显示依照本发明的一个实施例的根据擦除时间的平带电压变化的曲线；以及图13是显示依照本发明的一个实施例的OHA膜能带的以及依照传统非易失性存储器件的ONO膜的能带的曲线。
具体实施例方式
下面，参照附图将更详细地描述依照本发明实施例的非易失性存储器件。为了帮助理解，夸大了图中各膜和各区的厚度以便清楚说明。
第一实施例参考图2，在衬底10上以预定距离隔离开形成源区S和漏区D。衬底10上的源区S和漏区D之间的距离限定了一沟道区。栅堆栈形成在沟道区上。栅极叠层形成在沟道区上。由顺序淀积的多层形成的栅极叠层包括隧道氧化物膜42，隧道氧化物膜42的一端接触源区S而隧道氧化物膜42的另一端接触漏区D；第一俘获材料层44；具有高介电常数的绝缘膜46；以及栅电极48。隧道氧化物膜42是氧化硅膜。氧化物膜42的厚度大约是1.5-4纳米。当将预定电压施加到栅电极48和源区D时，电荷，即穿过隧道氧化物膜42的电子就被第一俘获材料膜44俘获。优选由非氮化物膜形成第一俘获材料膜44，但是也可以使用具有高介电常数的掺杂以预定杂质的绝缘膜。此外，优选从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al2O3膜组成的组中选出的具有高介电常数的氧化物膜形成绝缘膜，更优选的是由HfO2膜形成绝缘膜。当第一俘获材料膜是HfO2膜时，其厚度大约是2-15纳米。
同时，掺杂在第一俘获材料膜44上的预定杂质优选由镧系元素，例如，选自包括La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的组的材料，更优选是Dy构成。这种情况下的掺杂浓度大约是1-20％，优选是10％。
其次，形成了具有高介电常数的第一绝缘膜46以防止部分电子穿透第一俘获材料膜44移动到达栅电极48，此时，电荷被第一俘获材料层44俘获。优选由氧化铝(Al2O3)形成第一绝缘膜46。其它具有同氧化铝一样的介电常数的材料也可用于第一绝缘膜46。优选由掺杂以导电杂质的多晶硅电极形成栅电极48。或者，诸如硅化钨电极的其它电极可以用于栅电极48。
第二实施例本实施例涉及一种在第一俘获材料膜44上和其下具有扩散阻挡层的非易失性半导体存储器件。
下文中，同第一实施例相同的标号表示同样的元件。
参考图3，在隧道氧化物膜42和第一俘获材料膜44之间形成作为第一扩散阻挡层(diffusion barrier layer)的第一氧化物膜50。第一氧化物膜50是氧化铝膜。隧道氧化物膜42的厚度大约是1-4纳米，而第一氧化物膜50的厚度大约是0.5-2纳米。可以认为隧道膜是隧道氧化物膜42和第一氧化物膜50合并形式。
在第一俘获材料膜44和第一绝缘膜46之间形成作为第二扩散阻挡层的第二氧化物膜52。第二氧化物膜52是氧化铝膜，而第一绝缘膜46是具有高介电常数的绝缘膜，例如，选自包括HfO2、ZrO2、Ta2O5和TiO2的组。第二氧化物膜52的厚度大约是0.5-2纳米，而第一绝缘膜46的厚度大约是3-20纳米。
如第一实施例中一样，依照第二实施例的非易失性存储器件包括在形成与第二氧化物膜52一样薄的第一绝缘膜46之后并在第一绝缘膜46和栅电极48之间形成的一层膜，该膜具有厚度为3-20纳米、选自包括HfO2、ZrO2、Ta2O5和TiO2的组的金属氧化物。
在本实施例中，第一和第二氧化物膜50和52都由氧化铝膜形成。但是，任何能够作为扩散阻挡层的材料都可以代替第一氧化物膜50或第二氧化物膜52。此外，任何能够作为扩散阻挡层的材料都可以代替第一氧化物膜50和第二氧化物膜52。此外，任何能够作为扩散阻挡层的材料都可以代替除氧化物膜之外的其它绝缘膜。
第三实施例本实施例涉及一种包括形成在衬底10的沟道区上的栅极叠层并具有多个俘获材料膜的非易失性半导体存储器件。
参考图4，在隧道氧化物膜42上形成第一俘获材料膜44和第一绝缘膜46。第二俘获材料膜54和第二绝缘膜56被顺序淀积到第一绝缘膜46上。在第二绝缘膜56上形成栅电极48。优选由掺杂以镧系元素的具有高介电常数的、同第一俘获材料膜44相同材料的绝缘膜形成第二俘获材料膜54。可选择地，可以由其它绝缘膜形成第二俘获材料膜54。同样，优选由同第一绝缘层46相同的绝缘材料膜形成第二绝缘膜56。可选择地，可以由其它绝缘膜形成第二绝缘膜56。此外，第二俘获材料膜54和第二绝缘膜56分别具有同第一俘获材料层44和第一绝缘膜相同或不同的厚度。
第四实施例本实施例涉及到一种进一步包括扩散阻挡层的非易失性半导体存储器件。
更具体地说，如图5所示，在隧道氧化物膜42和第一俘获材料膜44之间形成第一氧化物膜50，在第一俘获材料膜44和第一绝缘膜46之间形成第二氧化物膜52，并且除这些膜之外，在第一绝缘膜46和第二俘获材料膜54之间形成第三氧化物膜58，而在第二俘获材料膜54和第二绝缘膜56之间形成第四氧化物膜。第三和第四氧化物膜58和60象第一和第二氧化物膜50和52一样是扩散阻挡层，并且它们优选是由氧化铝膜形成，但是它们可以是其它氧化物膜或绝缘膜。
依照上述描述，对于依照本发明实施例的非易失性半导体存储器件，由绝缘膜形成栅极叠层的第一和第二俘获材料膜44和54，例如以预定比例掺杂以诸如Dy的镧系元素的具有高介电常数的HfO2膜。
下面，将描述为证明依照本发明第一实施例的非易失性半导体存储器件特性而进行的实验的结果。
测量了在两种情况下的漏电流密度，这两种情况是，由非掺杂(以下，称为第一情况)和掺杂以预定浓度的Dy(以下，称为第二情况)的HfO2膜来形成第一俘获材料膜44的情况。
图6是显示实验结果的曲线图。符号“■”表示第一种情况中的漏电流密度的变化，而符号“★”表示第二情况中的漏电流密度的变化。参考图6，第二情况中的漏电流密度(Jg)比在同样有效厚度下的第二情况中的漏电流密度小得多。
图7显示根据第二情况中Dy浓度(％)的漏电流密度(Jg)和有效厚度的变化。通过AES来测量漏电流密度(Jg)和有效厚度。图7中，以“□”表示的曲线显示当施加2V的平带电压时漏电流密度的变化(以下，称为第一曲线)，以“■”表示的曲线表示当施加1V平带电压时漏电流密度的变化(以下，称为第二曲线)，而以“○”表示的曲线表示有效厚度的变化(以下，称为第三曲线)。
参考图7中的第一至第三曲线，显示了大约10％Dy的浓度下的最小漏电流密度和最薄有效厚度。即，在大约10％Dy的浓度下，漏电流和有效厚度的特性具有最佳值。
其次，为了验证掺杂Dy对电荷俘获的影响，测量了在有关上述两种情况的电应力下的平带电平的变化，而图8显示实验结果。
在图8中，以 “○”表示的曲线显示来自第一情况的结果(以下，称为第四曲线)，而以“▲”表示的曲线显示第二情况(以下，称为第五曲线)。
参考图8中的第四和第五曲线，可以看到应力电荷的增加，即，通过增大待被掺杂到第一俘获材料膜44上的Dy的浓度，两种情况之间的平带电压的差异急剧增大。
由于平带电压直接关系到在第一俘获材料膜44中的被俘获电荷，从此结果可以说在第二情况中的第一俘获材料膜44的俘获密度高于第一情况中俘获密度。
依照以上描述，对于非易失性半导体存储器件，由于俘获材料膜是由掺杂以镧系元素的具有高介电常数的绝缘膜形成，所以可以将俘获材料膜的有效厚度做得很薄，并且可以通过控制掺杂浓度来容易地控制俘获材料膜的俘获密度。
因此，同现有技术相比，可以在较低的电压下操作依照本发明的非易失性的半导体存储器件，并可以延长保留时间。
图9和图10分别显示相对于平带电压的写入/抹去时间和保留时间的实验结果。图9中，以“○”和“□”表示的曲线分别显示当为记录数据而施加的电压是7伏特和8伏特时的随电压的施加时间的平带电压的变化(以下，称为分别是第六曲线和第七曲线)，而以“▲”、“●”和“■”表示的曲线分别显示当用于抹去数据而施加的电压是6伏特、7伏特和8伏特时的根据电压的施加时间的平带电压的变化(以下，称为分别是第八曲线至第十曲线)。
参考图9中的第六和第七曲线，可以看到即使在施加电压是8伏特的情况中，达到所要求的平带电压的时间非常短，该电压低于为数据写入，即为电荷俘获，而施加到栅电极上的现有技术中的电压(约10伏特)。当施加到栅电极的电压是7伏特时，平带电压的移动比所施加的电压为8伏特时更慢，然而，考虑到用于确定“1”和“0”的所需平带电压的大小是0.5伏特，当施加到栅电极的电压是7伏特时，用来将初始值移动到0.5伏特的时间也非常短。这意味着即使在较低的电压下，数据写入也快于现有技术的电压下的情况。
参考图9中的曲线8至10，在为数据擦除而施加到栅电极的电压绝对值(-8伏特、7伏特或-6伏特)低于现有技术的电压的情况下，可以看到即使出现一些相对差，但是通常，平带电压急剧降低。这意味着数据擦除的速度变得更快。
接着，参考图10，曲线G11显示，当预定栅电压Vg(Vg＝8伏特)被施加到栅电极48时，平带电压随用于将数据“1”保持在正常状态的保留时间的变化，以及通过将预定电压Vd施加到漏区D从而在第一俘获材料层44中俘获了一个电荷，即，数据“1”被记录在第一俘获材料膜44中。曲线G12显示当移除第一俘获材料膜44中的所有电荷时，平带电压随保持数据“0”的保留时间的变化，即，通过将擦除电压(-8伏特)施加到栅电极48从而在第一俘获材料膜44中记录“0”。
为了在长时间之后清楚区分所记录的“1”和“0”数据之间的区别，可取的是与数据“1”相应的平带电压(以下，称为第一平带电压)和与数据“0”相应的平带电压(以下，称为第二平带电压)之间的电压差大于预定值，如0.5伏特。参考图10中的曲线G11和G12，可以看到在相当于纪录数据10年后，第一和第二平带电压之间的电压差仍然大于0.5伏特。即，依照本发明的非易失性半导体存储器件可以在低于传统技术的电压下运行。尽管是在较低的电压下工作，但是仍然可以说相对于现有技术改善了保留时间和数据写入/擦除时间的特性。
图11和12分别显示与传统技术的特性相比较的依照本法明的非易失性存储器件的数据记录的特性即编程特性和数据擦除特性。
图11中，曲线G13显示平带电压随数据记录时间的变化，即，该数据记录时间即当8伏特的数据记录电压被施加到依照本发明的实施例的非易失性半导体存储器件时的编程时间，该非易失性半导体存储器件具有包括一OHA膜的栅极叠层(氧化物-氧化铪-氧化铝)。曲线G14显示当10伏特的数据记录电压被施加到具有具备ONO膜的栅极叠层的传统非易失性半导体存储器件时平带电压随编程时间的变化。曲线G15显示当10伏特的数据记录电压被施加到具有具备ONA(氧化物-氮化物-氧化铝)膜的栅极叠层的传统非易失性半导体存储器件时的平带电压随编程时间的变化。曲线G16显示当8伏特的数据记录电压被施加到具有具备ONA膜的栅极叠层的传统非易失性半导体存储器件时的平带电压随编程时间的变化。
参考图11中的曲线13至16，可以看到的是，尽管施加到栅极叠层的工作电压低于具有ONO膜或ONA膜的栅极叠层(传统技术)，除了显示出最大的平带电压的偏移量外，具有OHA膜的栅极叠层(本发明)显示出最短编程时间。这意味着在低于传统技术的数据纪录速度的电压下，数据记录速度变得更快。
图12中，曲线G17显示当-8伏特的擦除电压被施加到依照本发明的具有具备OHA膜的栅极叠层的非易失性半导体存储器件时，平带电压随擦除时间的变化。曲线G18和“●”G19分别显示当-10伏特的擦除电压被施加到依照本发明的具有具备OHO膜和ONA膜的栅极叠层的传统非易失性半导体存储器件上时，平带电压随擦除时间的变化。此外，曲线G20显示当-8伏特的擦除电压被施加到具有具备ONA膜的栅极叠层的非易失性半导体存储器件时，平带电压随擦除时间的的变化。
参考图12中的曲线G17至G20，可以看到在两种情况中，即当-8伏特的擦除电压被施加到具有具备OHA膜(本发明)的栅极叠层时以及当-10伏特的擦除电压被施加到具有具备ONA膜(传统技术)的栅极叠层时，所得到的擦除特性相类似。然而，考虑到前一种情况下的擦除电压更低，可以说前一种情况下的特性优于后一种情况。另一方面，在当-10伏特和-8伏特的擦除电压被分别施加到具有ONO膜和ONA膜的栅极叠层时的情况下，传统技术的擦除特性显示出远差于本发明的擦除特性。
现在，将描述依照本发明实施例的非易失性半导体存储器件的能带的特性。
图13显示依照本发明的具有栅极叠层的非易失性半导体存储器件的能带，并为了对比，示出了同依照传统技术的具有具备ONO膜的栅极叠层的非易失性半导体存储器件的能带。
附图标记100和300分别表示半导体衬底和栅电极的能带，而附图标记150、200和250分别表示ONO膜的能带，该ONO膜即顺序淀积在现有技术的半导体衬底和栅电极之间的下层氧化硅膜、氮化物膜和上层氧化硅膜。附图标记150A、200A和250A表示顺序淀积在依照本发明的半导体衬底和栅电极之间的OHA膜的能带。
参考图13中表示的圆圈A，同下层氧化硅膜的能带150的斜率相比，依照本发明的隧道氧化物膜即氧化硅膜的能带150A更陡峭。因此，通过氧化硅膜的电子隧穿速度(tunnelng speed)更快，由此提高了编程速度。
如前所述，在现有技术的氧化硅膜和相应的膜，即依照本发明的隧道氧化物膜，的厚度相同时，穿过依照本发明的隧道氧化物膜的电子的速度高于现有技术的速度。因此，在不使电子速度降低的限度内，可以形成比现有技术的下层氧化硅膜的厚度更厚的本发明的隧道氧化物膜。从而，可以减少在俘获材料膜中被俘获的电子泄漏的可能性，由此产生相对于传统技术的保留特性更优良的本发明的保留特性。
另一方面，参考图13中的圆圈B，可以看到现有技术的上层氧化硅膜的能带250的斜率比本发明的氧化铝膜的能带250A的斜率更陡峭，该氧化铝膜相当于上层氧化硅膜。由此，降低了反向隧穿(back tunneling)，并且本发明中的擦除速度比传统技术中的更快。
此外，将在其中电荷被传统技术俘获的氮化物膜的能带200和本发明的俘获材料，即相当于传统技术的氮化物膜的氧化铪膜，的能带200A相比较，传统技术的氮化物膜的能带200的斜率比本发明的氧化铪膜的能带200A的斜率更陡峭。由此，与传统技术的氮化物膜的俘获密度相比较，依照本发明的俘获材料膜的俘获密度增大了，从而，同传统技术相比，编程速度和擦除速度都增大了。
下表概括了当10伏特相同电压被施加到各个膜时，具有传统技术的ONO膜和具有本发明的与ONO膜同样厚度的OHA膜的非易失性半导体存储器件的所施加电压的分布和电场强度的测量结果。
图表
参考上表，可以看到的是，传统技术的ONO膜的下层氧化硅膜的感应电场强度和相应膜即本发明的OHA膜的隧道氧化物膜的感应电场强度是不同的。更具体地说，传统技术的下层氧化硅膜的感应电场强度(以下，称为第一电场强度)是10.62MV/cm，而本发明的隧道氧化物膜的感应电场强度(以下，称为第二电场强度)是21.16MV/cm。即，第二电场强度是第一电场强度的两倍以上。此外，传统技术的上层氧化硅膜的感应电场强度(以下，称为第三电场强度)是10.62MV/cm，而本发明的氧化铝膜的感应电场强度(以下，称为第四电场强度)是8.25MV/cm，即第四电场强度小于第三电场强度。如图13所示，由于第二电场强度远大于第一电场强度，所以，在本发明中的隧道氧化物膜的能带150A的斜率就变得大于传统技术的氧化物膜的能带150的斜率，因此，电子隧穿(tunneling of electron throuth)本发明的氧化物膜就远快于传统技术的电子的隧穿。此外，如图13所示，由于第四电场强度小于第三电场强度，本发明的氧化铝膜的能带250A的斜率就变得小于传统技术的上层氧化硅膜的能带250的斜率，因此，如前所述，本发明的氧化铝膜中的反向隧穿的出现就远小于传统技术的上层氧化硅膜中的反向隧穿的出现。
从现有技术的ONO膜的介电常数的分布和本发明的OHA膜的介电常数的分布来看，上述结果是正常的。即，介电常数ε与施加到如ONO膜或OHA膜的这种膜两端的电压V成反比，可以如下表示V＝(Q×t)/(ε×面积)这里，V是施加到ONO或OHA膜的电压，Q是电荷量，t是ONO或OHA膜的厚度，ε是ONO或OHA膜的介电常数，而面积是面对衬底的栅电极的面积。
在本发明的OHA膜中，隧道氧化物膜具有最小介电常数，俘获材料膜即氧化铪膜具有比隧道氧化物膜和氧化铝膜都高得多的介电常数，而氧化铝膜具有介于这二者之间的平均介电常数。因此，当预定电压被施加到OHA膜时，在隧道氧化物膜中感应出最高电压，在氧化铝膜中感应出次高电压，而在氧化铪中感应出最低电压。在该状况下，由于隧道氧化物膜具有最薄的厚度(1.8纳米)，因此它的感应电场强度变得最强，由于氧化铝膜具有中等厚度(4.5纳米)，因此它的感应电场强度次之，并且由于氧化铪具有最厚的厚度(6纳米)，因此它的感应电场强度最弱。
就传统技术的ONO膜而言，按照各层的介电常数，各层具有不同的感应电压。感应电压按照下层氧化硅膜、氮化物膜以及上层氧化硅膜的顺序变大，然而，考虑到各个膜的厚度，下层氧化硅膜的感应电场强度变得等同于上层氧化硅膜的感应电场强度，而氮化物膜具有最弱电场强度。但是，在传统技术的ONO膜中，不同于本发明的OHA膜，这些膜之间的介电常数差距没有那么大。由于该原因，传统技术的下层氧化硅膜的感应电压是1.91伏特，而本发明的隧道氧化物膜的感应电压是3.81伏特，是传统技术的两倍。由于传统技术的下层氧化硅膜具有同本发明的隧道氧化物膜一样的1.8纳米厚度，如上表所示，这两种膜之间感应电场强度的差距加倍。
下面，将参考图2描述依照本发明实施例的具有上述特性的非易失性半导体存储器件的操作。
写入当写入电压Vg被施加到栅电极48时，预定电压Vg’就被施加到漏区D。在该过程中，电荷即电子在第一俘获材料膜44中被俘获，并根据所俘获的电子的数量来确定平带电压的偏移量。
读取当读取电压Vg’被施加到栅电极48时，预定电压Vd’也就被施加到漏区D。在该过程中，假设当在源区S和漏区D之间的电流大于参考电流，例如为1μA时，读取数据“1”，并假设当该电流小于参考电流时读取数据“0”。
下面，将描述依照本发明第一实施例的非易失性半导体存储器件的制造方法。
更具体地说，将隧道氧化物膜42、第一俘获材料膜44、第一绝缘膜46和栅电极48顺序淀积在衬底上。隧道氧化物膜42由厚度大约为2-4纳米的氧化硅膜形成。存储数据的第一俘获材料膜44优选由掺杂以大约1-20％，优选为10％，的镧系元素并且具有至少比氮化物膜的介电常数更高的介电常数的材料膜形成，例如，从由HfO2、ZrO2、Ta2O5、TiO2和Al2O3组成的组中选出的具有较高介电常数的氧化物膜，优选由HfO2膜形成氧化物膜。当由HfO2膜形成第一俘获材料膜44时，其厚度优选是大约2-15纳米。通过ALD(原子层淀积)、溅射或化学汽相淀积来形成第一俘获材料膜44。
镧系元素优选是从由La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu组成的组中选出，更优选是Dy。
第一绝缘膜46优选由具有相对大的带隙的材料形成，并至少具有比氮化物膜的介电常数更高的介电常数，所述膜例如氧化铝膜。此外，可以利用ALD来形成氧化铝膜。
如图3所示，当在第一俘获材料膜44和第一绝缘膜46之间形成第二氧化物膜52时，第二氧化物膜由氧化铝膜形成，而第一绝缘膜46是从由HfO2、ZrO2、Ta2O5和TiO2组成的组中选出的氧化物膜形成。第二氧化物膜52的厚度大约是0.5-2纳米，而第一绝缘膜46的厚度大约是3-20纳米。
下面，如图2所示，在栅电极48上形成限定栅极叠层的光敏膜图形(未示出)。利用作为蚀刻掩模的光敏膜图形来顺序蚀刻从栅电极48到隧道氧化物膜42的这些膜。持续上述蚀刻直到露出衬底40，并且在完成蚀刻之后，就去除光敏膜图形。然后，如图2所示，通过在衬底的预定区上顺序地淀积隧道氧化物膜42、第一俘获材料膜44、第一绝缘膜46和栅电极48来形成栅极叠层。然后，通过以预定深度的离子注入将掺杂在半导体衬底40上的导电杂质，例如与P型杂质相反的N型杂质，掺杂在其上形成有栅极叠层的半导体衬底的整个表面上。接着，通过预定热处理来形成源区S和漏区D，栅极叠层的一端接触源区而栅极叠层的另一端接触漏区。
如图3至5所述，依照本发明的第二至第四实施例的非易失性半导体存储器件的制造方法包括在依照本发明的第一实施例的第一俘获材料膜44之上及之下形成第一和第二氧化物膜50和52；在第一绝缘膜46和栅电极48之间形成第二俘获材料膜54和第二绝缘膜56；以及在第一和第二俘获材料膜44和54之上及之下形成氧化物膜。在本发明的第二至第四实施例中已经详细描述了其它膜的形成方法。
根据上述描述，依照本发明的非易失性半导体存储器件在栅电极和衬底之间提供具有不同于ONO膜的介电常数分布的OHA膜。在该OHA膜中，“O”表示隧道氧化物膜，“H”表示用作相当于ONO膜中的氮化物膜的俘获材料膜的铪膜，而“A”表示用作相当于ONO中的上层氧化硅膜的阻挡膜的氧化铝膜。OHA膜中的隧道氧化物膜的感应电场强度大于ONO膜中的下层氧化硅膜的感应电场强度。因此，OHA膜中的隧道氧化物膜内的电荷的隧穿速度远快于传统技术的下层氧化硅膜内的电荷的隧穿速度。这意味着具有OHA膜的存储器件的工作速度远快于具有现有技术的ONO膜储器件的工作速度。
在本发明的这种情况下，由于电荷的隧穿速度远快于现有技术的电荷的隧穿速度，在电荷的隧穿速度被维持在同OHA膜中一样快的条件下，可以形成比现有技术的ONO膜中的下层氧化硅膜厚度更厚的隧道氧化物膜。因此，依照本发明的非易失性半导体存储器件具有大大改善的保留特性。
此外，在本发明的OHA膜中，由于俘获材料膜被掺杂以预定浓度的镧系化合物，OHA膜中的俘获材料膜的俘获位置密度变得更大。因此，依照本发明的非易失性半导体存储器件的工作电压变得低于现有技术的工作电压。
虽然已经根据其实施例详细显示和描述该发明，但不会认为该发明局限于这些实施例，这些实施例只是作为典型例子。然而，可以由本领域的技术人员以多种不同形式实施该发明。例如，在第三和第四实施例中，第一俘获材料膜可以是掺杂以Dy的膜，而第二俘获材料膜可以是氮化物膜。此外，上述材料以外的具有高介电常数的绝缘材料也可以用作俘获材料膜。同样，由于可以以多种不同形式实现本发明，所以本发明的范围应该通过根据所附权利要求书构思的技术精神而不是通过在此所阐述的实施例来限定。
权利要求
1.一种非易失性半导体存储器件，包括一半导体衬底，具有以一预定距离隔开的源区和漏区；以及一栅极叠层，形成在衬底上的源区和漏区之间，所述栅极叠层的一端接触源区而所述栅极叠层的另一端接触漏区，其中，所述栅极叠层包括一隧道膜；一第一俘获材料膜，掺杂以具有比一氮化物(Si3N4)膜更高的一介电常数的一第一预定掺杂杂质；一第一绝缘膜，其具有比一氮化物膜更高的一介电常数；以及一栅电极，所有这些膜被顺序淀积。
2.根据权利要求1的非易失性半导体存储器件，其中还包括在所述隧道膜和所述第一俘获材料膜之间的一第一氧化物膜。
3.根据权利要求1所述的非易失性半导体存储器件，其中还包括在所述第一俘获材料膜和所述第一绝缘膜之间的一第二氧化物膜。
4.根据权利要求2所述的非易失性半导体存储器件，其中，所述第一氧化物膜是一氧化铝(Al2O3)膜。
5.根据权利要求1所述的非易失性半导体存储器件，其中，所述第一绝缘膜是一氧化铝(Al2O3)膜。
6.根据权利要求4所述的非易失性半导体存储器件，其中，所述第一绝缘膜是从由HfO2膜、ZrO2膜、Ta2O5膜和TiO2膜组成的组中选出的一膜。
7.根据权利要求1所述的非易失性半导体存储器件，其中，所述第一预定杂质是包括Dy的一镧系元素。
8.根据权利要求7所述的非易失性半导体存储器件，其中，所述镧系元素的掺杂浓度是1-20％。
9.根据权利要求1所述的非易失性半导体存储器件，其中，所述第一俘获材料膜是从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al203膜组成的组中选出的一膜。
10.根据权利要求1所述的非易失性半导体存储器件，其中还包括掺杂以一预定第二掺杂材料的并具有比所述氮化物(Si3N4)膜更高的一介电常数的一第二俘获材料膜，以及具有比所述氮化物膜更高的一介电常数的一第二绝缘膜，所述第二俘获材料膜和所述第二绝缘膜被顺序形成在所述第一绝缘膜和所述栅电极之间。
11.根据权利要求10所述的非易失性半导体存储器件，其中还包括在所述隧道膜和所述第一俘获材料膜之间的一第一氧化物膜。
12.根据权利要求10或11所述的非易失性半导体存储器件，其中还包括在所述第一俘获材料膜和所述第一绝缘膜之间的一第二氧化物膜。
13.根据权利要求10或11所述的非易失性半导体存储器件，其中还包括在所述第一绝缘膜和所述第二俘获材料膜之间的一第三氧化物膜。
14.根据权利要求12所述的非易失性半导体存储器件，其中还包括在所述第一绝缘膜和所述第二俘获材料膜之间的一第三氧化物膜。
15.根据权利要求10或11所述的非易失性半导体存储器件，其中还包括在所述第二俘获材料膜和所述第二绝缘膜之间的一第四氧化物膜。
16.根据权利要求12所述的非易失性半导体存储器件，其中还包括在所述第二俘获材料膜和所述第二绝缘膜之间的一第四氧化物膜。
17.根据权利要求13所述的非易失性半导体存储器件，其中还包括在所述第二俘获材料膜和所述第二绝缘膜之间的一第四氧化物膜。
18.根据权利要求14所述的非易失性半导体存储器件，其中还包括在所述第二俘获材料膜和所述第二绝缘膜之间的一第四氧化物膜。
19.根据权利要求10所述的非易失性半导体存储器件，其中，所述第二俘获材料膜是从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al2O3膜组成的组中选出的一膜。
20.根据权利要求15所述的非易失性半导体存储器件，其中，所述第四氧化物膜是一氧化铝膜。
21.根据权利要求16-18中任意一项所述的非易失性半导体存储器件，其中，所述氧化物膜是一氧化铝膜。
22.根据权利要求10、16、17和18中任意一项所述的非易失性半导体存储器件，其中，所述第二绝缘膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al2O3膜组成的组中选出的一膜。
23.根据权利要求21所述的非易失性半导体存储器件，其中，所述第二绝缘膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al2O3膜组成的组中选出的一膜。
24.根据权利要求11所述的非易失性半导体存储器件，其中，所述第一氧化物膜是一氧化铝膜。
25.根据权利要求12所述的非易失性半导体存储器件，其中，所述第二氧化物膜是一氧化铝膜。
26.根据权利要求12所述的非易失性半导体存储器件，其中，所述第一绝缘膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜和TiO2膜组成的组中选出的一膜。
27.根据权利要求25所述的非易失性半导体存储器件，其中，所述第一绝缘膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜和TiO2膜组成的组中选出的一膜。
28.根据权利要求13所述的非易失性半导体存储器件，其中，所述第三氧化物膜是一氧化铝膜。
29.根据权利要求14所述的非易失性半导体存储器件，其中，所述第三氧化物膜是一氧化铝膜。
30.根据权利要求10所述的非易失性半导体存储器件，其中，所述预定第一杂质是包括Dy的镧系元素。
31.根据权利要求30所述的非易失性半导体存储器件，其中，所述镧系元素的掺杂浓度是1-20％。
32.根据权利要求10所述的非易失性半导体存储器件，其中，所述预定第二杂质是包括Dy的镧系元素。
33.根据权利要求32所述的非易失性半导体存储器件，其中，所述镧系元素的掺杂浓度是1-20％。
34.一种制造非易失性半导体材料器件的方法，包括形成一隧道氧化物膜、掺杂以一第一杂质并具有比氮化物膜更高的一介电常数的一第一俘获材料膜、具有比氮化物膜更高的一介电常数的一第一绝缘膜，以及一栅电极，所有这些膜被顺序淀积到一半导体衬底上；形成限定所述栅电极上的一栅极区的一光敏膜图形；通过顺序蚀刻所述光敏膜图形周围的所述栅电极、所述第一绝缘膜、所述第一俘获材料膜和所述隧道氧化物膜来形成一栅极叠层；去除所述光敏膜图形；以及形成所述半导体衬底上的所述栅极叠层周围的一源区和一漏区。
35.根据权利要求34所述的方法，其中还包括在所述第一俘获材料膜之上或之下形成一氧化物膜。
36.根据权利要求34所述的方法，其中还包括在所述第一绝缘膜和所述栅电极之间顺序地形成掺杂以一预定第二杂质的一第二俘获材料膜和一第二绝缘膜。
37.根据权利要求36所述的方法，其中还包括在所述第一俘获材料膜之上或之下，以及在所述第二俘获材料膜之上或之下形成一氧化物膜。
38.根据权利要求34至37中任意一项所述的方法，其中，所述第一俘获材料膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al2O3膜组成的组中选出的一膜。
39.根据权利要求34至37种任意一项所述的方法，其中，所述第一绝缘膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜、和TiO2膜组成的组中选出的一膜。
40.根据权利要求35或37所述的方法，其中，所述氧化膜是一氧化铝膜。
41.根据权利要求36或37所述的方法，其中，所述第二俘获材料膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和Al2O3膜组成的组中选出的一膜。
42.根据权利要求36所述的方法，其中，所述第二绝缘膜可以是从由HfO2膜、ZrO2膜、Ta2O5膜、和TiO2膜组成的组中选出的一膜。
43.根据权利要求34所述的方法，其中，所述第一杂质是包括Dy的一镧系元素，并且掺杂浓度是1-20％。
44.根据权利要求36所述的方法，其中，所述第一杂质是包括Dy的一镧系元素，并且掺杂浓度是1-20％。
全文摘要
本发明提供一种非易失性半导体存储器件，它包括具有以预定距离隔开的源区和漏区的半导体衬底，以及形成在衬底上的源区和漏区之间的栅极叠层，栅极叠层的一端接触源区而栅极叠层的另一端接触漏区，其中，栅极叠层包括隧道层；掺杂以预定第一掺杂杂质、具有比氮化物(Si
文档编号H01L29/51GK1571161SQ200410064028
公开日2005年1月26日 申请日期2004年4月30日 优先权日2003年4月30日
发明者蔡洙杜, 金桢雨, 李正贤, 金汶庆, 黄显相 申请人:三星电子株式会社