专利名称：提高封装可靠性的导线架及其封装结构的制作方法
技术领域：
本发明是关于一种提高封装可靠性的导线架及其封装结构，特别是关于一种提高芯片与导线架间的金线焊接可靠性的导线架结构以及应用该导线架的封装结构。
背景技术：
传统半导体芯片是以导线架(Lead Frame)作为芯片承载件以形成一半导体封装件。该导线架包括一芯片座及形成在该芯片座周围的多条管脚，待半导体芯片粘接至芯片座上并以焊线电性连接该芯片与管脚后，经由一封装树脂包覆该芯片、芯片座、焊线以及管脚的内段，从而形成该具导线架的半导体封装件。
以导线架作为芯片承载件的半导体封件的形态及种类繁多，如QFP半导体封装件(Quad Flat Package)、QFN(Quad-Flat Non-leaded)半导体封装件、SOP半导体封装件(Small Outline Package)或DIP半导体封装件(Dual in-line Package)等，为提高半导体封装件的散热效率与兼顾芯片尺寸封装(Chip Scale Package，CSP)的小尺寸要求，目前多以芯片座底部外露的QFN半导体封装件或露垫式(Exposed Pad)半导体封装件为封装主流。
此外，传统导线架形态的半导体封装件为进一步提高半导体封装件的电性品质，该半导体芯片上除可利用信号线(Signal Wire)电性连接各管脚外，也能通过向下打线(Down Bond)方式用接地线(Ground Wire)电性连接芯片接地垫及该导线架的芯片座。也就是该导线架提供焊线作电性连接的打线分布区是可包括该管脚部分及该芯片座周围。
在提供半导体芯片与导线架作电性连接时，因该导线架的材质主要是铜，而焊线的材质主要是金，由于铜与金的接合性不佳，因此通常会在导线架上要进行打线的区域(例如管脚)上先预镀银金属，在打线时，利用焊线的金与该导线架的打线区域的银形成共晶结构，提供焊线接合并电性连接至导线架上。由于该银金属与封装胶体的附着性不佳，在后续工序中容易因热应力发生脱层问题，进而导致焊线裂损或断裂问题。
特别是对于QFN半导体封装件而言，其中未设置有外管脚，即未形成有如现有的QFP半导体封装件中用以与外界电性连接的外管脚，如此，能够缩小半导体封装件的尺寸。如图1A所示，该QFN半导体封装件1导线架10的芯片座11底面及管脚12底面均是外露出封装胶体15，使得接置在该芯片座11上并借由焊线14电性连接至管脚12的半导体芯片13产生的热量能够有效地传播至外界，并使该QFN半导体封装件1能够借该管脚12外露表面直接与外界装置如印刷电路板(printed circuit board)(图未标)电性连接。
另请参阅图1B及图1C所示的用以电性导接半导体芯片与导线架的焊线局部放大示意图，由于该QFN导线架仅以其单一表面被封装胶体15所包覆，因此在封装工序中，极易因为受到热应力的影响，使得封装胶体15与管脚12的银金属间发生脱层问题，进而导致焊线14裂损或断裂，严重影响工序的可靠性。
鉴于上述缺点，美国专利第6,208,020、6,338,984、6,483,178号案，即揭示在导线架的管脚上，形成凹槽或孔洞，借由该凹槽或孔洞提高该导线架与封装胶体的接合力。
请参阅图2，它是美国专利第6,483,178号案所揭示的导线架封装结构。该导线架封装结构是QFN半导体封装件2，它包括底侧表面外露的芯片座21，接合在该芯片座上的芯片23，设置在该芯片座周围的多条管脚22，连设在该芯片23与该管脚22之间的焊线24，以及使该管脚22的外侧表面及底侧表面外露的方式将该管脚22、芯片23、焊线24与该芯片座21除底侧表面以外的部份加以包覆的封装胶体25。其中该管脚22上设有至少一贯穿该管脚22厚度方向的栓孔26a，使封装胶体25也能够充满在该栓孔26a当中。该栓孔26a是由两个圆柱形通孔261a及262a所组成，且其中位于上方处的通孔261a的轴向投影截面积是小于位在其下方处的通孔262a的轴向投影截面积，以使充满在该栓孔26a内的封装胶体25，即可借由其投影截面积上小下大的段差结构将该管脚3嵌扣住，使管脚22能够固接在封装胶体25中。
然而在追求电子装置轻薄短小的前提下，使用具有细间距与小尺寸的管脚结构形态的导线架已成为目前业界主流，因此在小面积的管脚上不仅没有充分空间形成凹槽或孔洞，且其工序困难，再者，该凹槽或孔洞的设置会使得小尺寸的管脚结构刚性降低，造成焊接时难度增加，况且现有这些凹槽及孔洞设置位置是在管脚的打线区域外，对于解决打线区域内的银层与封装胶体的脱层问题并无多大助益。
另外，美国专利第5,960,262号案则揭示一种在焊线尾端接点(Stitch Bond，一般称为二焊点)上植设金质凸块(Stud-Bond)来补强焊接结构的焊线连接技术，该技术的整体制作流程请参阅图3A至图3F。
如图3A及图3B所示，首先，预备一打线机(Wire Bonder)，该打线机至少包括一容纳金线(焊线)32的焊嘴34，以及提供金线32夹放的线夹36(Clamper)，其中，该焊嘴34前端的金线32是以常用的烧球技术形成球型接点(Free Air Ball，FAB)，以与半导体芯片上各I/O连接点300对应压接，从而将该球型接点(Ball Bond，一般称作第一焊点)焊接至I/O连接点300上。如图3C所示，接着，移动焊嘴34，借由焊嘴34的牵引将金线32拉到导线架的管脚(Lead)31预设位置上，予以焊接(Stitch Bond)并且截断成为第二焊点。如图3D至图3F所示，之后，在该管脚31的第二焊点上补植一与该金线32相同材料的金质凸块37(Stud)，借以增强第二焊点与管脚31预设位置间焊接结构的强度。
由于第二焊点上补植金质凸块仅可强化焊点与导线架的接合，使得该金线近焊点处的颈部成为金线结构强度的相对弱点，易在此处发生断裂问题；再者，形成该金质凸块必须严格地控制焊嘴平移的精度，这样会使工序时间延长、成本增加并会提高作业上的难度；此外，连接凸块的金线扯断时，断线处往往受限于平移量不易控制而导致残留在焊嘴上的线尾长度不一，因此也会影响到下次烧球(FAB)的球型，使得球型接点的大小无法均一。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种提高封装可靠性的导线架及其封装结构，避免导线架与封装胶体之间的应力造成焊线接合部位发生脱层或断裂，维持焊线连接部位良好的导电性。
本发明的另一目的在于提供一种提高封装可靠性的导线架及其封装结构，可使用传统打线焊接工序，不需要精确控制工序的精细度，以缩短打线花费时间，同时可提高封装胶体与导线架间封装的可靠性。
本发明的再一目的在于提供一种提高封装可靠性的导线架及其封装结构，无须严格控制打线机(Wire Bonder)平移的精度，以稳定焊接球(Ball Bond)工序而使每一次焊接球形成时，该焊接球的球型维持均一，同时可提高封装胶体与导线架间封装的可靠性。
为达上揭及其它目的，本发明的提高封装可靠性的导线架包括一芯片座以及分布在该芯片座周围的多条管脚，在该导线架在其打线分布区中布设有焊接层，且至少一该焊接层上未供焊线接置处形成有相对凹凸结构。其中该导线架的材质主要是铜金属，该导线架的打线分布区可在管脚上及/或该芯片座的周围，且焊接层的材质是银及镍/钯等金属层，该形成在焊接层上的相对凹凸结构是以植置在该焊接层上的金属凸块的形式，或以形成在该焊接层中的凹部的形式，借由该相对凹凸结构的不平整性，提高后续封装胶体与该焊接层的接合，进而避免发生脱层问题。
此外，本发明的一种提高封装可靠性的导线架封装结构包括一导线架，其具有一芯片座及分布在该芯片座周围的多条管脚，该导线架在其打线分布区中布设有焊接层，且至少一个该焊接层上未供焊线接置处形成有相对凹凸结构；至少一个半导体芯片，是接置在该芯片座上；多条焊线，是电性连接该半导体芯片与导线架的打线分布区；以及一封装胶体，用以包覆该半导体芯片、焊线与部分的导线架。
因此，本发明的提高封装可靠性的导线架及其封装结构主要是在导线架的打线分布区上要与焊线连接的焊接层上形成有例如金属凸块或凹部等相对凹凸不平整结构，在后续进行封装工序中，使得封装胶体包覆在该芯片、焊线与部分导线架时，使得该借由该焊接层的不平整结构，能够提供其与封装胶体较多接触面积及接合力，避免焊接层与封装胶体产生脱层以及焊线断裂问题，借以提高电性品质及封装可靠性。另一方面，与现有技术相比，本发明是借由于导线架的打线分布区的焊接层上形成不平整结构提高导线架与封装胶体的接合性，毋需在小面积的管脚上形成凹槽或孔洞，故得避免管脚结构刚性降低以及工序与打线作业的难度升高，并可充分减少打线分布区内的焊接层与封装胶体的脱层问题；此外，与焊线压接部补球(Stud-bond)的现有技术相比，本发明不需要严格控制打线机的精度以及平移量，避免因为平移控制误差，造成焊嘴线尾残留长度不同而导致球型无法均一的缺点，且本发明不需要使用特殊参数来控制球型，从而提高工序流畅性，以及避免焊线近焊点处的颈部发生断裂问题。
图1A是现有QFN半导体封装件的剖面示意图；图1B是现有QFN半导体封装件中焊线发生脱层及断裂问题的局部侧视图；图1C是现有QFN半导体封装件中焊线发生脱层及断裂问题的局部俯视图；图2是美国专利第6,483,178号案在导线架的管脚上形成有凹槽的封装结构示意图；图3A至图3F是美国专利第5,960,262号案在焊线尾端接点上植设金质凸块来补强焊接结构的焊线连接工序示意图；图4A及图4B是本发明实施例1的提高封装可靠性的导线架示意图；图4C是在导线架的打线分布区的焊接层上设置有金属凸块的示意图；图5A及图5B是本发明实施例1的提高封装可靠性的导线架封装结构示意图；图6A至图6C是形成本发明实施例2的提高封装可靠性的导线架的焊接层凹凸部工序示意图；以及图6D是在导线架的打线分布区的焊接层中形成有外露出该导线架底材的环状凹部结构示意图。
具体实施例方式
以下兹以适用于四边形平面无管脚式(Quad-Flat Non-leaded，QFN)封装件的导线架详细本发明的具体实施例，本发明中的导线架并非局限于此，也可以是其它形态的导线架结构；同时，下述实施例的附图也仅简单绘示与实施内容有关的组件结构，实际所包括的组件数量、大小及布局往往更加复杂。
实施例1图4A及图4B是本发明实施例1的提高封装可靠性的导线架示意图。该导线架40主要包括一芯片座41以及分布在该芯片座周围的多条管脚42，该导线架40在其打线分布区中布设有焊接层43，且至少一该焊接层43上未供焊线接置处形成有例如金属凸块441的相对凹凸结构，其中，该凹凸结构是可选择性或全面设置在该导线架40的焊接层43上，例如可针对该导线架40的焊接层43上可能受到较大热应力处(即该导线架40角隅处的管脚42及芯片座41焊接层43的位置)选择性设置该凹凸结构，借以在封装工序的热环境中提供该导线架40的焊接层43与封装胶体间较佳的接合性。
其中，该导线架40的打线分布区可包括该管脚42内侧部分及该芯片座41周围，可供后续将芯片接置在该芯片座41时，除可利用信号焊线(Signal Wire)电性连接各管脚42外，也能利用接地焊线(GroundWire)电性连接芯片接地垫及该导线架40的芯片座41周围未被芯片所占据预先定义出的接地区(Grounding Region)。该导线架的材质主要是铜金属，焊接层的材质是银、镍/钯等金属层，在提供半导体芯片与导线架间利用焊线(金线)作电性连接时，借由焊线(金)与该导线架的打线分布区的焊接层(银)形成共晶结构，使焊线接合并电性连接至导线架上。
另请参阅图4C，设置在该导线架40的打线分布区的焊接层43上的相对凹凸结构可以是植置在该焊接层43上的金属凸块441形式，该金属凸块441是可利用打线机(Wire Bonder)45植置与焊线相同材料的金质凸块(Stud)，借由该金属凸块441形成的不平整结构来增加对封装胶体的附着力，避免该焊接层(银)43与封装胶体的附着性不佳，造成后续脱层及焊线断裂问题。
在本实施例1中可在打线机焊嘴处设置有一热熔装置(ElectricFlame-off，EFO)，以借由高压电(约4000伏特)等的放电方式，在焊线前端烧结成一球型接点(Free Air Ball，FAB)。接着，移动焊嘴，将焊嘴前端的球型接点向下压接到焊接层上，使得连接焊线的球型接点熔融接合至焊接层表面上。以本实施例1为例，该球型接点与焊接层接触后，打线机的焊嘴会施予该球型接点约100克向下的压力，并且产生频率约60-120kHz的超声波，使球型接点与焊接层摩擦而产生融接。
图5A及图5B是本发明实施例1的提高封装可靠性的导线架封装结构示意图，该封装结构包括如图4A及图4B所显示的导线架40，该导线架40具有一芯片座41及分布在该芯片座41周围的多条管脚42，且在其打线分布区中布设有焊接层43，其中至少一该焊接层43上未供焊线接置处形成有相对凹凸结构，该相对凹凸结构可以是与该焊线相同材料的金属凸块411；至少一半导体芯片51，是接置在该芯片座41上；多条焊线52，是电性连接该半导体芯片51与导线架40的打线分布区的焊接层43；以及一封装胶体53，用以包覆该半导体芯片51、焊线52与部分的导线架40。
其中，该金属凸块441是可利用打线机预先植置在该导线架40的打线分布区的焊接层43上，再在该导线架40的芯片座41上接置半导体芯片51，之后再以打线机进行焊线作业，使该半导体芯片51与导线架40电性连接。此外，也可在将半导体芯片51置于该导线架的芯片座41后，先利用打线机在该导线架40的打线分布区的焊接层43上形成该金属凸块441，同时利用打线机进行焊线作业，以通过焊线52电性连接该半导体芯片51与该导线架40上打线分布区未植置有金属凸块441的空间。
实施例2图6A至图6C是为形成本发明实施例2的提高封装可靠性的导线架的焊接层凹凸部的工序示意图。它是可利用打线机在焊接层上进行空打方式，以在该焊接层中形成凹部，进而可选择性露出该导线架的底材，也就是在该打线机的焊嘴中未容置有焊线，而直接以空打方式挤压该焊接层，借以在该焊接层中形成有凹凸结构。
首先，将焊嘴451中未容置有焊线的打线机45置于导线架40的焊接层43上(如图6A所示)。接着，移动该焊嘴451，并使其向下压迫该焊接层43至该导线架底材部分(如图6B所示)。之后，移开该焊嘴451(如图6C图所示)。借此，如图6D所示，即可在该焊接层43中形成有外露出该导线架底材的环状凹部结构442，借由该凹凸不平整结构以增加对封装胶体的附着力。
后续，进行半导体封装工序时，是可提供预先在焊接层形成有凹部结构的导线架，再在该导线架的芯片座上接置半导体芯片，接着再以打线机进行焊线作业，使该半导体芯片与导线架电性连接，之后利用封装胶体包覆该半导体晶、焊线与部分的导线架。此外，也可在将半导体芯片置于导线架的芯片座后，先利用未含金线的打线机在该导线架的打线分布区的焊接层上进行空打，借以在至少一该焊接层中形成凹部结构，再利用含金线的打线机进行焊线作业，以通过焊线电性连接该半导体芯片与该导线架上打线分布区未设置有凹部结构的空间，再进行封装胶体工序。
因此，本发明的提高封装可靠性的导线架及其封装结构主要是在导线架的打线分布区上要与焊线连接的焊接层上形成有例如金属凸块或凹部等相对凹凸不平整的结构，在后续进行封装工序中，使得封装胶体包覆在该芯片、焊线与部分导线架时，能够使该借由该焊接层的不平整结构，提供其与封装胶体较多接触面积及接合力，避免焊接层与封装胶体产生脱层以及焊线断裂问题，借以提高电性品质及封装可靠性。同时本发明也可避免现有技术在导线架的管脚上形成凹槽或孔洞时，造成管脚结构刚性降低以及工序与打线作业的难度提高的问题，以及避免现有技术在焊线压接部补球导致的工序复杂性及焊线近焊点处的颈部发生断裂的问题。
权利要求
1.一种提高封装可靠性的导线架，其特征在于，该提高封装可靠性的导线架包括一芯片座；以及多条分布在该芯片座周围的管脚；该导线架在其打线分布区中布设有焊接层，且至少一个该焊接层上未供焊线接置处形成有相对凹凸结构。
2.如权利要求1所述的提高封装可靠性的导线架，其特征在于，该相对凹凸结构是植置在该焊接层表面的金属凸块。
3.如权利要求1所述的提高封装可靠性的导线架，其特征在于，该相对凹凸结构是设置在该焊接层中的凹部结构。
4.如权利要求1所述的提高封装可靠性的导线架，其特征在于，该导线架的打线分布区是该管脚内侧部分。
5.如权利要求1所述的提高封装可靠性的导线架，其特征在于，该导线架的打线分布区是该芯片座周围。
6.如权利要求1所述的提高封装可靠性的导线架，其特征在于，该导线架的材质主要是铜金属，该焊接层的材质是银及镍/钯金属中的一种。
7.如权利要求2所述的提高封装可靠性的导线架，其特征在于，该金属凸块是利用打线机植置的，借由该金属凸块不平整结构来增加导线架对封装胶体的附着力。
8.如权利要求3所述的提高封装可靠性的导线架，其特征在于，该凹部结构是利用打线机在焊接层上进行空打方式形成的，借以在焊接层中形成有不平整结构来增加导线架对封装胶体的附着力。
9.如权利要求8所述的提高封装可靠性的导线架，其特征在于，该凹部结构是可选择性地露出该导线架的底材。
10.一种提高封装可靠性的导线架封装结构，其特征在于，该导线架封装结构包括一导线架，具有一芯片座及多条分布在该芯片座周围的管脚，该导线架在其打线分布区中布设有焊接层，且至少一个该焊接层上未供焊线接置处形成有相对凹凸结构；至少一个接置在该芯片座上的半导体芯片；多条焊线，是电性连接该半导体芯片与导线架的打线分布区；以及一封装胶体，用以包覆该半导体芯片、焊线与部分导线架。
11.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该相对凹凸结构是植置在该焊接层表面的金属凸块。
12.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该相对凹凸结构是设置在该焊接层中的凹部结构。
13.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该导线架的打线分布区是该管脚内侧部分。
14.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该导线架的打线分布区是该芯片座周围。
15.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该导线架的材质主要是铜金属，该焊接层的材质是银及镍/钯金属中的一种。
16.如权利要求11所述的提高封装可靠性的导线架封装结构，其特征在于，该金属凸块是利用打线机植置的，借由该金属凸块的不平整结构来增加导线架对封装胶体的附着力。
17.如权利要求16所述的提高封装可靠性的导线架封装结构，其特征在于，该金属凸块是利用打线机预先植置在该导线架的打线分布区的焊接层上，再在该导线架的芯片座上接置半导体芯片，之后再以打线机进行焊线作业，使该半导体芯片与导线架电性连接。
18.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该封装结构是将半导体芯片置于该导线架的芯片座后，先利用打线机在该导线架的打线分布区的焊接层形成该金属凸块，同时利用打线机进行焊线作业，通过焊线电性连接该半导体芯片与该导线架上打线分布区未植置有金属凸块的空间。
19.如权利要求12所述的提高封装可靠性的导线架封装结构，其特征在于，该凹部结构是利用打线机在焊接层上进行空打方式形成的，借以在焊接层中形成有不平整结构增加导线架对封装胶体的附着力。
20.如权利要求19所述的提高封装可靠性的导线架封装结构，其特征在于，该凹部结构是可选择性地露出该导线架的底材。
21.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该封装结构是提供预先在焊接层形成有凹部结构的导线架，再在该导线架的芯片座上接置半导体芯片，接着再以打线机进行焊线作业，使该半导体芯片与导线架电性连接。
22.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该封装结构是在将半导体芯片置于导线架的芯片座后，先利用未含金线的打线机在该导线架打线分布区的焊接层上进行空打，借以在该焊接层中形成凹部结构，再利用含金线的打线机进行焊线作业，以通过焊线电性连接该半导体芯片与该导线架上打线分布区未设置有凹部结构的空间。
23.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该焊线是信号焊线，是用以电性连接半导体芯片及导线架的管脚。
24.如权利要求10所述的提高封装可靠性的导线架封装结构，其特征在于，该焊线是接地焊线，是用以电性连接半导体芯片及导线架的芯片座周围未被芯片占据预先定义出的接地区。
全文摘要
一种提高封装可靠性的导线架及其封装结构，该导线架包括一芯片座以及多条分布在该芯片座周围的管脚；本发明主要是在导线架的打线分布区上要与焊线连接的焊接层上形成有例如金属凸块或凹部等相对凹凸不平整结构，在后续进行封装工序中，使得封装胶体包覆该芯片、焊线与部分导线架时，使得该借由该焊接层的不平整结构提供其与封装胶体较多接触面积及接合力，进而避免焊线断裂，借以提高电性品质及封装可靠性。
文档编号H01L23/48GK1722423SQ20041006907
公开日2006年1月18日 申请日期2004年7月16日 优先权日2004年7月16日
发明者林伟胜, 江连成 申请人:矽品精密工业股份有限公司