专利名称：半导体封装结构及其制造方法
技术领域：
本发明涉及一种半导体封装结构，特别是涉及一种具有单排锡球(solderball)的球栅阵列(ball grid array，BGA)封装结构。
背景技术：
一般而言，集成电路(integrated circuit，IC)的封装可分为引脚插入型(pinthrough hole，PTH)与表面安装型(surface mount technology，SMT)，由于SMT符合高I/O数、高散热以及封装尺寸缩小化等要求，所以SMT业已成为IC封装技术的主流。此外，SMT主要包括球栅阵列封装(ball grid array，BGA)与芯片型封装(chip scale package，CSP)，球栅阵列封装与芯片型封装均是以锡球(solder ball)取代引脚(lead)，并且芯片型封装可视为极小型的球栅阵列封装。
请参考图1与图2，图1为现有的一半导体封装结构的底视图，图2为图1所示的半导体封装结构沿切线2-2’的剖面示意图。如图1与图2所示，一半导体封装结构10包括一具有一上表面12a与一下表面12b的基板12，一芯片14设置于基板的上表面12a，多个焊垫(bonding pad)18设置于基板12的下表面12b，以及多个锡球(solder ball)16，分别设置于各个焊垫18表面。其中，芯片14为一影像感测芯片(image sensor chip)，例如电荷耦合组件(charge coupled device，CCD)或CMOS影像感测组件(CMOS image sensordevice)等，并且芯片14可利用打线(wiring bonding)或倒装芯片(flip chip)的方式而连接于基板12。此外，半导体封装结构10可藉由各个锡球16电连接至一印刷电路板(printed circuit board，PCB)20，而形成球栅阵列封装，一般而言，印刷电路板20包括多个接合垫(未显示)，分别设于各个锡球16与印刷电路板20之间。
随着半导体技术的进步，芯片14内的各种电子组件越来越小，因而使得芯片14的尺寸日趋微小化，也就是说，芯片14的宽度W与长度L随着半导体技术的进展而逐渐缩小。因此，为了配合芯片16的微小化，半导体封装结构10便必须减小各锡球16的尺寸、以及缩小相邻两锡球16之间的距离。然而，由于工艺技术等原因，锡球16的尺寸以及各个锡球16之间的距离不能无限制地缩小，因此当芯片14的尺寸持续地缩小，基板12的下表面12b最后便只能形成单排的锡球16。不过，如图3所示，当半导体封装结构10藉由单排的锡球16电连接至印刷电路板20时，单排的锡球16容易使半导体封装结构10在印刷电路板20上产生倾斜的情形，因而会导致入射光与影像感测芯片14之间的入射角偏斜，进而影响感测的精确度。
发明内容
本发明的目的是提供一种半导体封装结构，以解决前述问题。
依据本发明的目的，本发明的优选实施例提供一种半导体封装结构，半导体封装结构设置于一第一基板上，并且半导体封装结构包括一具有一第一表面与一第二表面的第二基板，一设置于第二基板的第一表面的芯片，多个设置于第二基板的第二表面并沿一第一方向排成一列的第一焊球，以及至少一设置于第二基板的第二表面的虚设焊块，其中各第一焊球与虚设焊块用来将第二基板连接至第一基板，并且虚设焊块用以避免半导体封装结构倾斜。
由于本发明于第二基板的第二表面设置至少一虚设焊块，因此可有效避免半导体封装结构在第一基板上产生倾斜的情形。
图1为现有的一半导体封装结构的底视图。
图2为图1所示的半导体封装结构沿切线2-2’的剖面示意图。
图3为现有具有单排锡球的半导体封装结构的剖面示意图。
图4为本发明第一实施例的半导体封装结构的底视图。
图5为图4所示的半导体封装结构沿切线5-5’的剖面示意图。
图6为图4所示的半导体封装结构沿切线6-6’的剖面示意图。
图7为本发明第二实施例的半导体封装结构的底视图。
图8至图11为本发明的半导体封装结构的制造方法示意图。
图12为本发明第三实施例的半导体封装结构的底视图。
简单符号说明10 半导体封装结构 12 基板
12a 上表面 12b 下表面14 芯片 16 锡球18 焊垫 20 印刷电路板30 半导体封装结构 32 基板32a 上表面 32b 下表面34 芯片 36 焊球36a 焊球 36b 焊球38 焊垫 40 印刷电路板42 虚设焊块 42a 表面44 虚设焊垫 46 钢板46a 开口 48 锡膏具体实施方式
请参考图4至图6，图4为本发明第一实施例的半导体封装结构的底视图，图5为图4所示的半导体封装结构沿切线5-5’的剖面示意图，而图6为图4所示的半导体封装结构沿切线6-6’的剖面示意图。如图4与图5所示，一半导体封装结构30包括一具有一上表面32a与一下表面32b的基板32，一芯片34设置于基板的上表面32a上，多个焊垫38设置于基板32的下表面32b，以及多个焊球(bonding ball)36，分别设置于各个焊垫38表面。其中，芯片34为一影像感测芯片，例如CMOS影像感测组件或电荷耦合组件等，并且芯片34可利用打线或倒装芯片的方式而连接于基板32。此外，芯片34的形状为一长条形，而且各焊球36沿着芯片34的长边而排成一列，芯片34的短边的宽度小于1000微米(μm)。另一方面，基板32可以是一积层式印刷电路板、一共烧陶瓷基板、一薄膜沉积基板或一玻璃基板。
此外，如图3与图5所示，半导体封装结构30还包括一虚设焊垫(dummybonding pad)44，设置于基板32的下表面32b，以及一虚设焊块(dummybonding bar)42，设置于虚设焊垫44的表面。其中，虚设焊块42具有一平坦的表面42a，并且虚设焊块42的高度h2约等于各焊球36的高度h1。并且，半导体封装结构30可藉由各个焊球36以及虚设焊块42而连接至一印刷电路板40，形成球栅阵列封装。一般而言，印刷电路板40还包括多个接合垫(未显示)，分别设于各焊球36以及虚设焊块42与印刷电路板40之间。另外，各焊球36以及虚设焊块42均由锡金属所构成。
值得注意的是，由于虚设焊块42具有一平坦的接触表面42a，因此当虚设焊块42的表面42a连接至印刷电路板40时，虚设焊块42与印刷电路板40之间的接触为一面接触。并且，又由于虚设焊块42的长边(long side)约略垂直于着芯片34的长边，因此虚设焊块42可使半导体封装结构30在印刷电路板40上维持一平衡状态，进而避免芯片34在印刷电路板40上产生倾斜的情形。除此之外，虚设焊块42的形状、所在位置以及数量并不限于图3所示，亦即虚设焊块42的形状、所在位置以及数量可依据工艺需要而改变。因此请参考图7，图7为本发明第二实施例的半导体封装结构的底视图。如图7所示，一半导体封装结构30包括一基板32，多个焊球36设置于基板32之上，以及两个虚设焊块42设置于基板32之上并穿插于各焊球36之间。
此外，请参考图8至图11，图8至图11为本发明的半导体封装结构的制造方法示意图，并且图8至图11所示的剖面示意图为沿着图4的切线8-8’所绘制。如图8所示，首先提供一基板32，并藉由多道薄膜沉积、微影以及蚀刻等工艺，于基板32的表面形成多个焊垫38以及一虚设焊垫44。接着，提供一金属制的钢板46，其中钢板46具有多个开口46a，并且钢板46的各个开口46a分别对应于各焊垫38以及虚设焊垫44。然后，如图9所示，将钢板46摆放于基板32表面上，并暴露出各焊垫38以及虚设焊垫44，随后再将锡膏48涂布于钢板46的各个开口46a之内，然后将钢板34与基板32分离。之后，如图10所示，对基板32进行一热处理工艺，以使锡膏48溶化并形成各个焊球36以及虚设焊块42。其中，锡膏48的材料可以是含铅的锡金属或是不含铅的锡金属，其熔点大约是180～235℃。此外，在本发明的其它实施例中，钢板46亦可以用一网板取代之。
最后，如图11所示，利用打线或倒装芯片的方式而将芯片34连接至基板32上。除此之外，各焊球36与虚设焊块42另可利用电镀(electroplating)、无电极电镀(electroless plating)、蒸镀(evaporation)、或激光(laser ball shooter)等方法形成之。
此外，图4至图6所示的半导体封装结构30并非本发明唯一的实施方式，以下为本发明的其它实施例，并且为了方便说明，以下的说明以相同的标号来表示相同的组件。请参考图12，图12为本发明第三实施例的半导体封装结构的底视图。如图12所示，一半导体封装结构30包括一基板32，多个焊球36a与焊球36b设置于基板32之上，以及至少一个虚设焊块42设置于基板32之上，其中各焊球36a与各焊球36b彼此交错设置。
相较于现有技术，本发明于基板32的下表面32b设置至少一虚设焊块42。由于虚设焊块42具有一平坦的表面42a，因此当虚设焊块42的表面42a连接至印刷电路板40时，虚设焊块42与印刷电路板40之间的接触为一面接触。并且，又由于虚设焊块42的长边约略垂直于着芯片34的长边，因此虚设焊块42可使半导体封装结构30在印刷电路板40上维持一平衡状态，进而避免芯片34在印刷电路板40上产生倾斜的情形。
以上所述仅为本发明的优选实施例，凡依本发明所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种半导体封装结构，该半导体封装结构设置于一第一基板上，其包括一第二基板，其具有一第一表面与一第二表面；一芯片，设置于该第二基板的该第一表面；多个沿一第一方向排成一列的第一焊球，设置于该第二基板的该第二表面，并且该些第一焊球用来将该第二基板连接至该第一基板；以及至少一虚设焊块，设置于该第二基板的该第二表面并连接于该第一基板，用以避免该半导体封装结构倾斜。
2.如权利要求1所述的半导体封装结构，其中该第二表面的形状为一矩形，而该第一方向平行于该第二表面的长边。
3.如权利要求2所述的半导体封装结构，其中该虚设焊块的最大宽度约略垂直于该第二表面的长边，以避免该半导体封装结构倾斜。
4.如权利要求3所述的半导体封装结构，其中该第二表面的短边的宽度小于1000微米。
5.如权利要求1所述的半导体封装结构，其中该虚设焊块包括一平坦的第三表面，连接于该第一基板，以避免该半导体封装结构倾斜。
6.如权利要求1所述的半导体封装结构，其中该半导体封装结构还包括多个第一焊垫，分别设置于各该第一焊球与该第二表面之间，以及至少一个虚设焊垫，设置于该虚设焊块与该第二表面之间。
7.如权利要求5所述的半导体封装结构，其中该半导体封装结构还包括多个第二焊垫，设置于该第二基板的该第二表面，以及多个第二焊球，分别设置于该些第二焊垫上，并且该些第二焊球与该些第一焊球交错设置。
8.如权利要求7所述的半导体封装结构，其中该虚设焊块的高度与各该第一焊球以及各该第二焊球的高度相同。
9.如权利要求7所述的半导体封装结构，其中各该第一焊球、各该第二焊球以及该虚设焊块均包括含铅的锡金属并且熔点大约是180～235℃。
10.如权利要求9所述的半导体封装结构，其中各该第一焊垫、各该第二焊垫以及该虚设焊垫均包括不含铅的锡金属并且熔点大约是180～235℃。
11.如权利要求1所述的半导体封装结构，其中该第一基板包括一积层式印刷电路板、一共烧陶瓷基板、一薄膜沉积基板或一玻璃基板。
12.如权利要求1所述的半导体封装结构，其中该芯片为一影像感测芯片。
13.一种半导体封装结构的制造方法，其包括提供一基板，其具有一第一表面与一第二表面；形成多个第一焊球于该基板的该第一表面上，并且该些第一焊球沿一第一方向排成一列；形成至少一虚设焊块于该基板的该第一表面之上；以及提供一芯片，并将该芯片设置于该基板的该第二表面，其中该虚设焊块用来避免该半导体封装结构倾斜。
14.如权利要求13所述的方法，其中该方法还包括提供一印刷电路板，并将该印刷电路板经由该些第一锡球与该虚设焊块而连接于该基板。
15.如权利要求14所述的方法，其中该虚设焊块包括一平坦的第三表面，连接于该印刷电路板，以避免该半导体封装结构倾斜。
16.如权利要求13所述的方法，其中于形成该些第一焊球与该虚设焊块之前，该方法还包括形成多个第一焊垫于该基板的该第一表面上，该些第一焊垫沿该第一方向排成一列，用以放置各该第一焊球；以及形成至少一个虚设焊垫于该基板的该第一表面上，用以放置该虚设焊块。
17.如权利要求16所述的方法，其中该方法还包括形成多个第二焊垫于该基板的该第一表面上，该些第二焊垫沿该第一方向排成一列，并且该些第二焊垫与该些第一焊垫交错设置；以及于各该第二焊垫的表面分别形成一第二焊球。
18.如权利要求17所述的方法，其中各该第一焊球、各该第二焊球以及该虚设焊块均包括含铅的锡金属并且熔点大约是180～235℃。
19.如权利要求18所述的方法，其中各该第一焊垫、各该第二焊垫以及该虚设焊垫均包括不含铅的锡金属并且熔点大约是180～235℃。
20.如权利要求17所述的方法，其中该虚设焊块的高度与各该第一焊球以及各该第二焊球的高度相同。
21.如权利要求13所述的方法，其中该第一表面的形状为一矩形，而该第一方向平行于该第一表面的长边。
22.如权利要求21所述的方法，其中该第一表面的短边的宽度小于1000微米。
23.如权利要求21所述的方法，其中该虚设焊块的最大宽度约略垂直于该第一表面的长边。
24.如权利要求13所述的方法，其中该芯片为一影像感测芯片。
25.如权利要求13所述的方法，其中该基板包括一积层式印刷电路板、一共烧陶瓷基板、一薄膜沉积基板或一玻璃基板。
全文摘要
一种设置于一第一基板上的半导体封装结构，其包括一具有一第一表面与一第二表面的第二基板，一设于第一表面的芯片，多个设于第二表面并沿一第一方向排成一列的第一焊球，以及至少一设于第二表面的虚设焊块，其中各第一焊球与虚设焊块皆连接至第一基板，而虚设焊块用以避免半导体封装结构倾斜。
文档编号H01L21/02GK1763939SQ20041008696
公开日2006年4月26日 申请日期2004年10月20日 优先权日2004年10月20日
发明者林敏哲 申请人:力晶半导体股份有限公司