专利名称：集成电路元件与晶体管元件以及微电子元件及其制造方法
技术领域：
本发明一般而言是有关于一种微电子元件，且特别有关于一种具有多边(multi-sided)源极/漏极金属硅化物(silicide)或其它接触(contact)结构的微电子元件；另，本发明亦揭露一种形成上述结构的方法，以及一种具有上述结构的集成电路(integratedcircuit)。
背景技术：
一般晶体管与半导体元件乃包含位于栅极堆栈相对侧的源极与漏极区，介层窗(via)或其它内连线(interconnect)则延伸穿越一或一以上位于晶体管上方的介电层，从而接触源极与漏极区以内连接至晶体管。已知方法上，经介层窗所接触的源极与漏极区的部分乃包含一金属硅化层，以减低介层窗与源极以及漏极区间的电阻。
然而，当元件尺寸持续减小，源极与漏极区以及金属硅化物的接触乃逐渐薄化，因此，位于介层窗与源极和漏极区接合处的接触电阻(contact resistance)将愈难以维持在一可接受的范围内。
元件尺寸的缩小亦受到延伸穿过内连线结构中层间介电层(interlevel dielectric layer)的介层窗与其它内连线的直径所限制，亦即，尽管当主动元件的关键尺寸(feature size)可进一步缩减，然而为减少介层窗与源极及漏极界面间的接触电阻，并提供足够的欧姆接触(ohmic contact)，仍必需将介层窗所接触的源极与漏极区维持在一最小接触面积。
有鉴于此，业者需要一种可用以解决上述问题的元件及其形成方法。
发明内容
为解决上述问题，本发明乃提供一微电子元件，包含一绝缘物位于一基底上，一半导体结构以及一接触层。半导体结构乃具有位于绝缘物上的一厚度，一相对于绝缘物的第一表面，以及一横跨于至少部分厚度的侧壁。接触层具有一延伸于至少部分第一表面的第一部分，以及一横跨于至少部分侧壁的第二部分。
本发明所述的微电子元件，该半导体结构的一部分乃介于该绝缘物以及该接触层的第二部分间。
本发明所述的微电子元件，该接触层乃包含一连接于该第二部分的第三部分，且该第三部分乃位于部分上述绝缘物以及部分该半导体结构之间。
本发明所述的微电子元件，该基底乃为一绝缘层上有硅的基底，其具有一绝缘层位于一半导体层与一块材基底之间，而上述的绝缘物则界定于该绝缘层中，且上述的半导体结构则界定于该半导体层中。
本发明亦提供一种制造微电子元件的方法，包括于一基底上形成一绝缘物，并形成一位于绝缘物上具且有一厚度的半导体结构，此半导体结构乃具有一相对于绝缘物的第一表面以及横跨于至少部分上述厚度的侧壁。此方法亦包括形成一接触层，其具有一延伸于至少部分上述第一表面的第一部分，以及一横跨于至少部分上述侧壁的第二部分。
本发明所述的制造微电子元件的方法，部分该半导体结构乃位于该绝缘物以及该接触层的第二部分间。
本发明所述的制造微电子元件的方法，该接触层乃包含一连接于该第二部分的第三部分，且该第三部分乃位于部分上述绝缘物以及部分该半导体结构之间。
本发明亦提供一晶体管元件，此晶体管元件乃包含一位于一基底上的绝缘物，一位于此绝缘物上的栅极，位于栅极相对侧的源极与漏极区，以及源极与漏极接触。源极与漏极区乃具有位于绝缘物上的一厚度，而每一源极与漏极区乃具有一相对于绝缘物的第一表面，以及一侧壁末端由栅极横跨于至少部分上述厚度。每一源极与漏极接触乃具有一延伸于至少部分相对第一表面的第一部分，以及一横跨于至少部分相对于侧壁的第二部分。
本发明所述的晶体管元件，至少一上述源极与漏极区之一的中间部分乃位于该绝缘物与其对应的源极与漏极接触的第二部分间。
本发明所述的晶体管元件，至少上述源极与漏极区之一乃包含一连接于该第二部分的第三部分，且该第三部分乃位于部分上述绝缘物以及部分该对应的源极与漏极区之间。
本发明更提供一集成电路元件，此集成电路元件乃包含一绝缘物位于一基底上，多个微电子元件，多个介电层位于上述微电子元件之上，以及多个内连线。每一微电子元件包含(1)一半导体结构，其具有位于绝缘物上的一厚度，一相对于绝缘物的第一表面，以及一横跨于至少部分上述厚度的侧壁；以及(2)一接触层，其具有一延伸于至少部分上述第一表面的第一部分，以及一横跨于至少上述侧壁的第二表面。内连线乃延伸穿越介电层，且其中至少一内连线电连接于上述微电子元件之一。
本发明所述的集成电路元件，每一半导体结构乃具有一部分位于该绝缘物以及其所对应接触层的第二部分间。
本发明所述的集成电路元件，上述的接触层乃包含一连接于该第二部分的第三部分，且该第三部分乃位于部分上述绝缘物以及部分该半导体结构之间。
图1显示一依照本发明的特点所建造的微电子元件100的剖面图式；图2显示依照本发明另一实施例所建造的微电子元件的剖面图式；图3显示依照本发明又另一实施例所建造的微电子元件的剖面图式；图4a-4d是阐述根据本发明特点以制造微电子元件的流程剖面图式；图5显示根据本发明特点一实施例中所形成的微电子元件的立体图标；图6显示根据本发明特点一实施例中所形成的集成电路元件的剖面图示。
具体实施例方式
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下以下乃提供数个实施例以说明本发明的特征。此外，本发明乃于不同实施例中重复说明符号及/或文字以求清楚或简化，并借以说明不同实施例及/或结构间的关系。再者，以下实施例中所述的“覆盖”或“位于…之上”乃并非仅用以表示其直接接触，亦可包含其它部分夹设于其中。
参照图1，其显示一依照本发明特点所制造的微电子元件100实施例的剖面图式。此微电子元件100乃包含一基底110、一位于基底110上的绝缘物120、一位于绝缘物120上的半导体结构130、以及一覆盖于半导体结构130的接触层140。
基底110可包含一元素半导体(elementary semiconductor)(例如晶硅、多晶硅、非晶硅以及锗)、一化合物半导体(compoundsemiconductor)(例如碳化硅(silicon carbide)以及砷化镓(gallium arsenide))、一合金半导体(alloy semiconductor)(例如硅锗、磷砷化镓(gallium arsenide phosphide)、砷化铟铝(aluminum indium arsenide)、砷化铝镓(aluninum galliumarsenide)、磷化铟镓(gallium indium phosphide))、或上述的组合及/或其它材料。基底110亦可包含一绝缘层上有半导体材料的基底，例如一绝缘层上有硅(silicon-on-insulator；SOI)的基底、一蓝宝石上有硅的基底(silicon-on-sapphire；SOS)，或一薄膜晶体管(thin film transistor；TFT)基板。此实施例中，基底110亦可包含一掺杂外延层。基底110亦可包含一复合(multiple)硅结构或一复合层化合物半导体结构。
在诸多实施例中，绝缘物120可为一绝缘层上有硅的基底110当中的绝缘层，而另一实施例中，绝缘物120可沿着基底110的基体部分而延伸(例如于晶圆接合(wafer bonding)过程中)。绝缘物120亦可为一埋入氧化层，例如借由氧注入隔离制程(separation-by-implanted-oxygen；SIMOX)或晶圆接合所形成。氧注入隔离制程主要乃将一高掺杂剂量的氧离子注入至硅晶圆中，以致峰值浓度(peak concentration)于硅表面下方延展。离子布植后，将晶圆暴露于高温回火(anneal)(可于温度范围约1150至1400℃间)状况下，以形成一大抵连续剂量的二氧化硅层，如此的埋入氧化层可电隔绝晶圆上方与下方的部分。埋入氧化层的厚度可介于约50-500纳米，而位于埋入氧化层上方的单晶硅层厚度则约介于20-500纳米的范围间。绝缘物120乃较佳包含一介电常数大于7的高介电材料。
晶圆接合可利用镜抛(mirror-polished)、平坦以及干净表面的晶圆，当两晶圆(例如一热氧化的硅晶圆以及一裸晶片)相接触时，其是借由凡得瓦耳力(Van der Waals force)而局部吸引且相互接合。此结合步骤可借由对上述的晶圆对施以一轻微压力开始，而结合的区域则可在数秒内沿着晶圆的基体部分而侧向延伸。由于在室温下的接合可能相对较弱，因此在室温下接合的晶圆对可接受一热处理以加强界面接合。当晶圆接合后，将硅晶圆表面的大体部分移除，而留下一薄化硅层。集成电路元件乃制造于此剩余的薄化硅层中，而此薄化硅层则位于接合晶圆界面的氧化层上。
绝缘物120亦可借由热氧化法、原子层沉积法、化学气相沉积法、物理气相沉积法及/或其它制程方法而形成于基底110上，且亦可施以化学机械研磨及/或其它方法以得到较佳的绝缘物120厚度。再者，绝缘物120可包含氧化物、氧化硅、二氧化铪-氧化铝(hafnium dioxide-alumina；HfO2-Al2O3)合金，以及上述材料的组合及/或其它材料。绝缘物120的厚度约介于5-100埃。
在诸多实施例中，半导体结构130可界定于实施例中基底110的硅层或其它半导体层，其中上述基底110乃为一绝缘层上有硅的基底。半导体结构130亦可于绝缘物120上借由例如原子层沉积法、化学气相沉积法、物理气相沉积法、金属诱导横向晶化(metal induced lateral crystallization；MILC)技术、外延成长法及/或其它制程沉积一半导体层而形成，且施以化学机械研磨及/或其它方法以得到较佳的半导体层厚度。接着可将上述的半导体层图案化，例如借由湿蚀刻及/或干蚀刻，以形成半导体结构130。在诸多实施例中，基底110乃为一块材半导体基底，而绝缘物120则为一注入于基底110的埋入氧化层。半导体结构130可界定于基底110中埋入氧化层上的部分，而氧化物乃经此注入以形成一埋入氧化层。
半导体结构130可包含硅、硅锗、碳化硅、硅碳、碳化硅锗、硅锗碳及/或其它材料，并可具有一位于绝缘层120上的厚度T1大于或相当于约100埃。半导体结构130亦具有一相对于绝缘物120的第一表面134，以及一侧壁138横跨于至少部分上述的厚度T1。于图1所示的实施例中，侧壁138乃大抵横跨于厚度T1，而在此实施例中，半导体结构130乃为一金属氧化物半导体场效应晶体管(MOSFET)亦或其它型态晶体管的源极/漏极区，因此，半导体结构130乃通常掺杂一p型杂质(例如硼)及/或一n型杂质(例如磷)。
接触层140乃具有一延伸于至少部分的半导体结构130第一表面134上的第一部分144，而接触层140亦具有一横跨于至少部分的半导体结构130侧壁的第二部分148。于图1所示的实施例中，第二部分148乃大抵横跨于侧壁138，未中断且延伸于上述第一部分144以及绝缘物120之间。接触层140可包含金属、金属硅化物、金属氮化物、金属氧化物、硅化钴、硅化镍、以及上述的组合及/或其它材料，且借由原子层沉积法、化学气相沉积法、物理气相沉积法、等离子加强型化学气相沉积法(PECVD)、金属硅化制程及/或其它制程而形成。此实施中，接触层140的厚度小于或相当于约400埃。
参照图2，其阐述如图1所示微电子元件100的另一实施例侧视剖面图，此处乃借由说明符号200表示。微电子元件200乃包含一半导体结构230与一具有第一部分244与第二部分248的接触层240，且半导体结构230以及接触层240乃具有大抵如图1所示的半导体结构130以及接触层140的组成及制造方法，然而其中接触层的第二部分248乃并未横跨半导体结构230的厚度T1，相反地，第二部分248乃借由半导体结构230的部分235而与绝缘物120相隔离。此实施例中，半导体结构部分235的厚度T2乃大于或相当于约50埃，而厚度T2亦可小于约100埃。
参照图3，其阐述如图1所示微电子元件100的另一实施例侧视剖面图，此处乃借由说明符号300表示。微电子元件300乃包含一半导体结构330与一具有第一部分344与第二部分348的接触层340，半导体结构330以及接触层340乃具有大抵如图1所示的半导体结构130以及接触层140的组成及制造方法，然而其中接触层340亦可包含一第三部分349介于绝缘物120与半导体结构330之间。此实施例中，接触层340的第三部分349的厚度T3大于或相当于约10埃。
参照图4a，其阐述根据本发明特点以制造微电子元件300的中间阶段剖面图式。图4a中，一半导体层404乃形成于基底110以及绝缘物120上，半导体层404可借由氧注入隔离制程所形成的氧埋入氧化层而隔离，而半导体层404亦可借由原子层沉积法、化学气相沉积法、物理气相沉积法、外延法、金属诱导横向晶化技术及/或其它制程所形成，其厚度可介于范围约100至2500埃之间。
参照图4b至图4c，其显示图4a所示的微电子元件300于后续阶段制造过程的剖面图式。在图4b与图4c中，半导体层404的部分可经移除以形成半导体结构330，例如可施以一或一以上的干蚀刻及/或湿蚀刻制程以图案化半导体层404，从而形成半导体结构330。此实施例中，一或一以上的蚀刻制程可于绝缘物120与半导体结构330间底切成一空隙406，例如可借由一等向性(isotropic)蚀刻而形成空隙406，而其中等向性蚀刻的蚀刻反应速率乃明显多于单一方向。此蚀刻方式亦可能将绝缘物120以及半导体层404底切，如图4b所示，亦或者底切绝缘物120而不包含半导体层404，如图4c所示。
空隙406可包含一位于绝缘层120以及半导体层404的凹陷，如图4b所示，或可包含一位于绝缘物120中然并无位于半导体层404的凹陷，如图4c所示。如图4b所示的实施例中，空隙406乃包含一位于绝缘物120以及半导体层404的凹陷，而例如假设形成空隙406的蚀刻乃具有针对半导体层404而言有一相对于绝缘物120较佳或较差的蚀刻选择性，则空隙406可能并非位于绝缘物120以及半导体层404界面的中央处。
此实施例中，空隙406的宽度W1可介于范围约10-1000埃之间。空隙406的宽度W1亦可大抵相似于图3中所示的接触层第三部分349的厚度。
参照图4d，其显示图4b及/或图4c所示的微电子结构300于后续阶段制造过程中的剖面图式。图4d中，接触层340可借由毯覆式沉积一接触材料而形成，例如借由原子层沉积法、化学气相沉积法、物理气相沉积法、金属硅化制程及/或其它制程方法而形成。接触材料的沉积亦可经由一等向性沉积方法，以致空隙406可大抵填满。接着可将接触材料经蚀刻或图案化以定义为接触层340。如上所述，接触层340可包含第一、第二及第三部分344、348、349。
参照图5，其显示根据本发明特点一实施例中所形成的微电子元件500的立体图。此实施例中，微电子元件500乃为一鳍型场效晶体管(FinFET)，当然，本发明的特点亦可应用及/或容易适用于其它型态的晶体管，包含单栅晶体管、双重栅极晶体管、三重栅极晶体管以及其它多重栅极晶体管，且亦可用于各式各样的应用中，包括感测单元(sensor cell)、存储单元(memory cell)、逻辑单元(logic cell)等或其它元件。
微电子元件500包含一绝缘物520覆盖于或整合于基底510，微电子元件500亦包含半导体结构的第一及第二部分530a与530b。此实施例中，半导体结构530a与530b乃为源极/漏极区。半导体结构的第一及第二部分530a与530b乃借由半导体结构的第三部分530c而连结。举例来说，半导体结构的第三部分530c可为一沟道区，其可能具有一掺杂型态相反于半导体结构的第一、第二部分530a与530b的掺杂型态。
微电子元件500亦包含第一与第二接触540a及540b，形成于所相对的半导体结构第一、第二部分530a与530b。上述第一与第二接触540a与540b可大抵与图1中所示接触层140的组成与制造方法相似，例如，第一接触540a可包含第一与第二部分544a与548a，其第一部分544a乃延伸于至少部分半导体结构第一部分530a的表面535a之上，其第二部分548a则横跨于至少部分半导体结构第一部分530a的侧壁538a上。在图5所述的实施例中，第一接触540a的第二部分548a乃大抵未中断且延伸于第一部分544a与绝缘物520之间，并大抵横跨于侧壁538a。
微电子元件500亦可包含一偏侧部分(biasing feature)550介于半导体结构第一及第二部分530a与530b间，并且横跨于半导体结构第三部分530c。此实施例中，偏侧部分550可作为晶体管的栅极，举例来说，偏侧部分550可包含掺杂多晶硅及/或其它导电材料例如钛、钽、氮化钛、氮化钽、硅化镍以及硅化钴。此实施例中，偏侧部分550可由至少部分介于半导体结构第一及第二部分530a与530b间而延伸，接着加宽并且停止于第三接触540c，其第三接触540c乃大抵相似于第一与第二接触540a与540b。再者，如图5中所示，偏侧部分550可包含一圆状、楔状、鳍型或其它型态的突起物555延伸而远离于半导体结构530a-530c。举例来说，突起物555可于半导体结构530a-530c上延伸至一高度H1。微电子元件500亦可包含一介电层介于偏侧部分550与上述一或一以上的半导体结构530a-530c间。
参照图6，其显示根据本发明特点一实施例中所形成的集成电路元件600的剖面图示。集成电路元件600为可实施上述微电子元件特征的状态，例如集成电路元件600乃包含多个微电子元件610位于基底630上或其中，一或一以上的微电子元件乃大抵相似于图1至图3及图5所示的相对微电子元件100、200、300、500。微电子元件610可内连线及/或连接至一或一以上的形成于基底630上或其中的其它微电子元件620。微电子元件620可为或可包含金属氧化物半导体场效晶体管、鳍型场效晶体管及/或其它已知或以后所发展的半导体元件。
集成电路元件600可包含内连线640，其沿伸及/或穿越一或一以上介电层650而至多个微电子元件610之一。介电层650可包含氧化硅、黑钻(black diamond)及/或其它材料，并可借由化学气相沉积法、原子层沉积法、物理气相沉积法、旋转涂布法及/或其它制程方法。介电层650的厚度可介于范围约2000-15000埃。内连线640可包含铜、钨、金、铝、纳米碳管、碳福乐烯(carbonfullerenes)、耐火金属(refractory metal)及/或其它材料，并可借由化学气相沉积法、原子层沉积法、物理气相沉积法及/或其它制程方法所形成。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下100～微电子元件110～基底120～绝缘物130～半导体结构134～半导体结构的第一表面138～半导体结构的侧壁140～接触层
144～接触层的第一部分148～接触层的第二部分200～微电子元件230～半导体结构235～半导体结构部分240～接触层244～接触层的第一部分248～接触层的第二部分300～微电子元件330～半导体结构340～接触层344～接触层的第一部分348～接触层的第二部分349～接触层的第三部分404～半导体层406～空隙500～微电子元件510～基底520～绝缘物530a～半导体结构第一部分530b～半导体结构第二部分530c～半导体结构第三部分535a～半导体结构第一部分的表面538a～半导体结构第一部分的侧壁540a～第一接触540b～第二接触540c～第三接触
544a～第一接触的第一部分548a～第一接触的第二部分550～偏侧部分555～突起物600～集成电路元件610～微电子元件620～微电子元件630～基底640～内连线650～介电层T1～半导体结构的厚度T2～半导体结构部分的厚度T3～接触层第三部分的厚度W1～空隙的宽度H1～突起物的高度
权利要求
1.一种微电子元件，其特征在于所述微电子元件包含一绝缘物，位于一基底上；一半导体结构，位于该绝缘物之上，并且具有一厚度、一相对于该绝缘物的第一表面和一横跨至少部分该厚度的侧壁；以及一接触层，具有一延伸于至少部分该第一表面上的第一部分，以及一横跨于至少部分上述侧壁的第二部分。
2.根据权利要求1所述的微电子元件，其特征在于该半导体结构的一部分乃介于该绝缘物以及该接触层的第二部分间。
3.根据权利要求1所述的微电子元件，其特征在于该接触层乃包含一连接于该第二部分的第三部分，且该第三部分乃位于部分上述绝缘物以及部分该半导体结构之间。
4.根据权利要求1所述的微电子元件，其特征在于该基底乃为一绝缘层上有硅的基底，其具有一绝缘层位于一半导体层与一块材基底之间，而上述的绝缘物则界定于该绝缘层中，且上述的半导体结构则界定于该半导体层中。
5.一种晶体管元件，其特征在于所述晶体管元件包含一绝缘物，位于一基底上；一栅极，位于该绝缘物上；一源极与漏极区，位于该栅极的相对侧，且具有一位于该绝缘物上的厚度，每一源极与漏极区乃具有一相对于该绝缘物的第一表面，与一侧壁末端由栅极横跨于至少部分上述厚度；以及一源极与漏极接触，每一源极与漏极接触乃具有一延伸于至少部分该第一表面上的第一部分，以及一横跨至少部分上述侧壁的第二部分。
6.根据权利要求5所述的晶体管元件，其特征在于至少一上述源极与漏极区之一的中间部分乃位于该绝缘物与其对应的源极与漏极接触的第二部分间。
7.根据权利要求5所述的晶体管元件，其特征在于至少上述源极与漏极区之一乃包含一连接于该第二部分的第三部分，且该第三部分乃位于部分上述绝缘物以及部分该对应的源极与漏极区之间。
8.一种制造微电子元件的方法，其特征在于所述制造微电子元件的方法包括形成一绝缘物于一基底之上；形成一半导体结构，其包含一位于该绝缘物上的厚度，一相对于该绝缘物的第一表面与一横跨于至少部分该厚度的侧壁；以及形成一接触层，其具有一延伸于至少部分该第一表面上的第一部分，以及一横跨至少部分上述侧壁的第二部分。
9.根据权利要求8所述的制造微电子元件的方法，其特征在于部分该半导体结构乃位于该绝缘物以及该接触层的第二部分间。
10.根据权利要求8所述的制造微电子元件的方法，其特征在于该接触层乃包含一连接于该第二部分的第三部分，且该第三部分乃位于部分上述绝缘物以及部分该半导体结构之间。
11.一种集成电路元件，其特征在于所述集成电路元件包括一绝缘物，位于一基底上；多个微电子元件，其每一微电子元件包含一半导体结构，位于该绝缘物之上，并且具有一厚度，一相对于该绝缘物的第一表面，和一横跨至少部分该厚度的侧壁；以及一接触层，其具有一延伸于至少部分该第一表面上的第一部分，以及一横跨至少部分上述侧壁的第二部分；多个介电层，位于上述微电子元件之上；以及多个内连线，延伸穿过上述的介电层，且至少一上述的内连线连接于上述微电子元件之一。
12.根据权利要求11所述的集成电路元件，其特征在于每一半导体结构乃具有一部分位于该绝缘物以及其所对应接触层的第二部分间。
13.根据权利要求11所述的集成电路元件，其特征在于上述的接触层乃包含一连接于该第二部分的第三部分，且该第三部分乃位于部分上述绝缘物以及部分该半导体结构之间。
全文摘要
本发明涉及一种集成电路元件与晶体管元件以及微电子元件及其制造方法，所述微电子元件，其包含有一位于基底上的绝缘层，一半导体结构以及一接触层。此半导体结构乃位于上述的绝缘层上并具有一厚度，一相对于此绝缘层的第一表面，以及一横跨于至少部分上述厚度的侧壁。上述的接触层乃具有一延伸于至少部分第一表面上的第一部分，以及一横跨于至少部分侧壁的第二部分。
文档编号H01L21/336GK1645627SQ200410103538
公开日2005年7月27日 申请日期2004年12月29日 优先权日2003年12月29日
发明者林俊杰 申请人:台湾积体电路制造股份有限公司