专利名称：纳米级mosfet晶体管阵列及其制造方法
技术领域：
本发明涉及纳米级晶体管阵列和更具体地使用压印制造其的方法。
背景技术：
在电子器件领域，朝着减小特征尺寸以小型化和增加器件密度的趋势持续没有减弱。根据U.S.国家科学和技术委员会的技术报告“纳米技术研究方向IWGN工作报告-下一个十年中纳米技术R&D目标”(1999年9月)，使用纳米尺寸范围的器件建立的系统(称作“纳米尺度系统”)具有提高计算机效率兆次的潜能。在本说明书和附加的权利要求中，术语“纳米级”用于表征尺寸范围小于大约1,000纳米的特征。本领域的技术人员清楚当最小化特征尺寸范围小于大约100纳米时，纳米尺度器件的许多优点是优异实现的。
为了取得纳米尺度系统的优点，能够制成纳米级晶体管阵列是尤其有用的。然而，引入的这些纳米级器件元件的精确对准问题是难于解决的。用光刻限定的具有相当大尺寸的栅已经制成单个的纳米级场效应晶体管(FET)。在其它方法中，已经采用使用自由浮动的纳米导线和使用流液以调整和粗略地彼此对准纳米导线的制造方法。
在Stephen Y.Chou等人的文章“Imprint of Sub-25-nm Vias and Trenches inPolymers”、Applied Physics letters、V.67(1995)pp.3114-3116中，“ImprintLithography with 25nm Resolution”，Science，V.272(1996年4月5日)pp.85-87中，和“Nanoimprint Lithography”J.Vac.Sci.Technol.，B 14(6)(11./12.1996)pp.4129-4133中，已经说明了“纳米压印”平版印刷术。通过使用纳米压印平版印刷术方法已经制造了各种纳米器件，制成的器件具有不是纳米级的相对大的通用第三端(常见为衬底)。这些现有解决技术不能提供三端完全纳米级器件的阵列，仅基于两个纳米压印层。
本领域的技术人员结合附图阅读随后的详细说明应该易于理解公开的特征和优点。其中
图1是说明根据本发明执行的制造方法的第一实施例的流程图。
图2-13是说明通过图1的实施例方法制造器件实施例中的不同阶段的概略透视图。
图14a是根据本发明制造的FET晶体管阵列的第一实施例的顶视图。
图14b是图14a中示出的FET晶体管阵列实施例的概略图。
图15a是根据本发明制造的FET晶体管阵列的第二实施例的顶视图。
图15b图15a中示出的FET晶体管阵列实施例的概略图。
图16是说明根据本发明执行的制造方法的第二实施例的流程图。
图17-34是说明通过图16的实施例方法制造器件实施例中不同阶段的概略透视图。
具体实施例方式
为了清楚说明，首先根据制造方法的实施例和接着根据通过这些方法制造的结构的实施例说明实施例。在流程图(图1和16)，通过参考数字S10，……，S130的标识方法实施例中说明的不同的步骤。(请注意在图14a-15b参考S1-S5，单个的数字跟着S，指源区，而不是方法步骤)。示出的参考数字的数字序列和连接不同步骤的箭头为了易于参考附图而不是意图限制公开的方法以特定的执行步骤顺序。本领域的技术人员应该清楚步骤的顺序可以改变。显示了在制造的不同阶段中结构实施例的附图(图2-13和17-34)没有以一致的尺度绘出。特别的，垂直的和水平的尺度在每幅图中可以不同，在图和图之间可以不同。
制造根据本发明的一个方面，提供了制造纳米级晶体管的方法，包括以下步骤a)提供半导体衬底；b)在半导体衬底上形成薄氧化层；c)涂覆第一抗蚀剂层；d)使用压印平版印刷术图案化第一抗蚀剂层以形成沿第一方向对准的第一图案；e)在第一图案之上涂覆第一离子掩膜材料，和选择性剥离第一离子掩膜材料以留下通过第一图案限定的第一离子掩膜，第一离子掩膜可选地适合于形成栅极；
f)通过根据第一离子掩膜有选择地注入适合的第一掺杂剂在半导体衬底中形成第一掺杂区；g)涂覆第二抗蚀剂层和使用压印平版印刷术图案化第二抗蚀剂层以形成沿着第二方向对准的第二图案；h)在第二图案之上涂覆第二离子掩膜材料，和选择性地剥离第二离子掩膜材料以留下由第二图案限定的第二离子掩膜；和i)通过根据第二离子掩膜有选择地注入适合的第二掺杂剂在半导体衬底中形成第二掺杂区。
根据本发明执行的第一实施例的制造方法在图1的流程图中说明。图2-13是说明通过图1的方法实施例在制造器件实施例中的不同阶段的概略透视图。
为了开始处理，提供适合的衬底40(S10)。衬底40可以是传统的半导体晶片，诸如硅晶片(图2)。在所示的实施例中，已经掺杂了衬底以具有P-导电类型。形成薄氧化层50(S20)，例如通过在衬底40的表面上生长二氧化硅(图3)。在氧化层上涂覆第一抗蚀剂层60(S30)，例如聚甲基丙烯酸甲酯(PMMA)(图4)。
通过压印图案化第一抗蚀剂层60(S40)。由此在抗蚀剂层60中形成第一开口65(图5)，形成沿着第一方向对准的图案。本领域的技术人员清楚步骤S40的压印图案化需要使用预先准备好的模子，压入抗蚀剂中以压印图案，和典型地包括诸如反应离子蚀刻(RIE)的方向性蚀刻的步骤以从由用模子压成的凹陷(诸如开口65)中完全去除抗蚀剂材料。为了图案化用于纳米压印的模子，使用各种的常规高分辨率平版印刷方法，包括具有相当低产量的那些平版印刷方法。
在步骤S50中，沉积第一硬掩膜材料70(图6)。在步骤S60中，通过选择性剥离来构图硬掩膜层。图7示出了在剥离抗蚀剂上的硬掩膜材料之后，在已形成开口65的位置保留硬掩膜材料70。在步骤S70中，用常规的方式离子注入第一掺杂剂以形成彼此间隔的源区80和漏区85(图8)。在附图中示出的实施例中，注入的源区和漏区具有N+导电类型。可选择地，可以在注入之后除去硬掩膜材料(图9)。
涂覆诸如PMMA的第二抗蚀剂层90(S90，图10)。通过压印图案化第二抗蚀剂层90(S100)。由此在抗蚀剂层90上形成第二开口95(图11)，形成沿着第二方向对准的图案。在最简化的情况，步骤S100可以使用与步骤S60相同的模子，但是通过90°的旋转以使第二图案与第一图案基本上正交。
在步骤S110中，沉积栅电极材料100。通过剥离来图案化栅电极材料100以留下在源区80和漏区85上延伸的栅极(图13)。图13显示完成的MOSFET器件结构20。
图14a是根据本发明制造的第一实施例的MOSFET晶体管阵列的顶视图。由S1、D1、S2、D2和S3标识的源区和漏区对应于图13的注入的源区80和漏区85。这些沿着垂直方向对准，平行于图14的垂直轴。沿着平行于图14a的水平轴的水平方向对准的栅极金属化G1、G2、G3、和G4对应于图13的栅极100。图14b是图14a显示的实施例的MOSFET晶体管阵列的概略图。由虚线圆标识的MOSFET晶体管20对应于图13的器件，并表示为图14b的概略图中的十六个相同的MOSFET晶体管。
图15a是根据本发明制造的第二实施例的MOSFET晶体管阵列的顶视图。由S1、D1、S2、D2、S3、D3、S4、D4、S5和D5标识的源区和漏区通过更重的P++注入代替上述的N+注入，接着注入以制成N+区(通过栅材料来掩模)来形成。在图15b中，S1、D1、S2、D2、S3、D3、S4、D4、S5和D5对应于图15a。由虚线圆标识的MOSFET晶体管20表示为图15b的概略图中的十六个相同的MOSFET晶体管。
在流程图16中说明根据本发明实施的制造方法的第二实施例。图17-13是根据图16的方法实施例说明制造器件实施例中不同阶段的概略透视图。可选择地，如下所述，可以结合浮动栅制造EPROM器件。
如图16所示，方法开始于提供适合的半导体衬底40(步骤S10)，诸如适合导电类型的硅晶片(在该实施例中为P-型)(图17)。例如通过生长SiO2形成薄氧化层50(步骤S20)(图18)。
可选择地，可以沉积用于浮动栅的第一导电材料层100(步骤S25，图19)。沉积第一抗蚀剂层60，例如PMMA(步骤S30，图20)。通过压印图案化第一抗蚀剂层60(S40)。从而在抗蚀剂层60中形成开口65(图21)，形成沿着第一方向对准的图案。
在步骤S50中，沉积第一硬掩膜材料70(图22)。在步骤S60中，通过选择性地剥离来图案化该硬掩膜层。图23显示在剥离抗蚀剂层60上的第一硬掩膜材料之后，在已形成开口65的位置保留硬掩膜材料70。图24显示了通过第一硬掩膜材料70掩膜的可选择的方向性蚀刻的结果，如果执行步骤S25，由此限定自对准浮动栅100。在步骤S75中，可选择性地除去第一硬掩膜材料(图25)。
在步骤S65中，用常规方式离子注入(在该实施例中P++掺杂)第一杂质以在衬底中形成彼此间隔的隔离区80和85(图26)。在步骤S80中，如果有浮动栅的话，沉积具有足够厚度的第二氧化层110以覆盖浮动栅(栅1)(图27)。
在步骤S85中，沉积用于栅2的第二导电电极层120(图28)。涂覆第二抗蚀剂层130(步骤S90，图29)。通过压印来图案化第二抗蚀剂层130(S100)。从而在第二抗蚀剂层130中形成第二开口135(图30)，形成沿着第二方向对准的图案。如上所述，纳米压印典型包括诸如反应离子蚀刻(RIE)的方向性的蚀刻步骤，以从用模子压成的凹陷(诸如开口135)完全地除去抗蚀剂材料。
沉积第二硬掩膜材料140(步骤S110，图31)。通过选择性剥离来图案化栅2电极120(步骤S120)。图32显示了在剥离在第二抗蚀剂130上的第二硬掩膜材料140之后，在已形成开口135的位置保留硬掩膜材料140。
保留的第二硬掩膜材料140作为用于诸如反应离子蚀刻(RIE)的向下到衬底顶表面的方向性蚀刻的掩膜(图33)，暴露用于步骤130的离子注入第二掺杂剂的衬底以形成源区180和漏区185(图34)。在第二注入后，源区180和漏区185具有在P++盆型阱中的N+导电类型。这完成了EPROM器件30。可选择地，在注入之后可除去图34中示出的硬掩膜材料140。
本领域的技术人员清楚在不同的方法中，可以在步骤S100之后进行沉积适合于硬掩膜140和栅120的材料的步骤S110，允许省略图16中示出的步骤S85。即步骤S110将沉积栅电极材料120和硬掩膜140合并成一个步骤。一般地，如果在形成源区和漏区的步骤之后原位留下第一离子注入硬掩膜70或第二离子注入硬掩膜140，那么适合地设置离子掩膜以作为栅电极100或120。
在由图1和16说明的方法中，第二对准方向可以基本上与第一对准方向正交。尽管该方法可以用于较大的器件，但是第一图案和第一掺杂区的最小尺寸可以小于约1微米，第二图案和第二掺杂区的最小尺寸可以小于约1微米。在任一方法中，可以形成与栅电极和半导体衬底绝缘的、布置在栅电极和半导体衬底之间的第二栅。
虽然为清楚起见已经根据具体的半导体导电类型描述了实施例，但是本领域的技术人员容易清楚也可以使用其它的选择，诸如N-衬底，N++隔离注入和P+源和漏注入。
本领域的技术人员也清楚可以制造纳米级晶体管阵列，其中第一和第二图案限定多个布置成阵列的晶体管。阵列可以在集成电路中使用，也可以在电子器件中使用。第一和第二图案进一步限定多个可以选择性使用的导电互连以选择性地将纳米级晶体管阵列再细分成单元。通过传统的方法将互连调整为现场可编程的。
结构本发明的其它方面涉及用上述公开的方法制造的串联和/或并联的纳米级场效应晶体管阵列。如上所述，这些可包括现场可编程结构。大多数纳米压印平版印刷技术被限制到一层或两个正交层。通过使用自对准纳米尺度晶体管，本发明仅使用两个图案化的层以建立有效的三端器件，避免纳米尺度对准的困难。通过设置在第一栅和沟道之间浮置的第二栅，制造可以捕获电荷的结构从而可以用于作为EPROM，编程任一给定晶体管的存在或不存在。
因此，本发明的另一方面提供纳米级晶体管阵列，包括预定导电类型的半导体衬底，包括第二预定导电类型的第一掺杂区的多个第一纳米级晶体管，第一掺杂区设置在半导体衬底表面且以至少部分地沿着第一方向对准的平行排布置，通过第一纳米级距离成对地隔开第一掺杂区，第一纳米级距离限定第一沟道的长度。纳米晶体管阵列还包括多个第一栅电极，各第一栅电极在第一沟道之一上对准。该阵列也可包括多个包含第三预定导电类型的第二掺杂区的第二纳米级晶体管，第二掺杂区设置在半导体表面且以至少部分地沿着第二方向对准的平行列布置(其它方面与第一纳米级晶体管具有相同的结构)。导电互连平行于第一和第二方向对准，且这些导电互连选择性地互相连接第一和第二纳米级晶体管。第一和第二方向可以是基本上正交的。导电互连包括导电部分，且导电互连可以通过选择这些使用的导电部分实现可编程。
本发明的另一方面是包括在预定导电类型的半导体衬底中形成的纳米级晶体管阵列的集成电路，对于选择地互连第一和第二纳米级晶体管，第一导体至少部分地沿着用于互连纳米级晶体管的第一方向对准，第二导体至少部分地沿着用于互连纳米级晶体管的第二方向对准，和另外的导电互连平行于第一和第二方向对准。
工业应用本发明提供了用于集成电路和其它电子器件的纳米级晶体管阵列，包括那些由衬底承载的。本发明的使用纳米压印平版印刷技术的制造方法特别适合于制造这些纳米级晶体管阵列而避免了纳米尺度对准的困难。
尽管前面已经说明和介绍了本发明的具体实施例，此外本领域的技术人员可以不脱离由随后的权利要求限定的本发明的范围和精神进行不同的修改和变化。例如，为了适合具体的应用，不同功能的等同材料可以替换在此说明的那些以及方法的步骤顺序可以改变。可以使用除了氧化硅以外的绝缘体。在半导体器件制造领域中本领域技术人员公知的不同导体可以用作栅和它们的互连。也可使用功能等同的非剥离压印工艺替代介绍的剥离压印工艺。
权利要求
1.一种制造纳米级晶体管的方法，包括以下步骤a)提供半导体衬底；b)在半导体衬底上形成薄氧化层；c)涂覆第一抗蚀剂层；d)使用压印平版印刷术来图案化第一抗蚀剂层以形成沿第一方向对准的第一图案；e)在第一图案上涂覆第一离子掩膜材料，和选择性剥离第一离子掩膜材料以留下由第一图案限定的第一离子掩膜，第一离子掩膜可选地适合于形成栅极；f)通过根据第一离子掩膜选择地注入适合的第一掺杂剂，在半导体衬底上形成第一掺杂区；g)涂覆第二抗蚀剂层和使用压印平版印刷术来图案化该第二抗蚀剂层以形成沿着第二方向对准的第二图案；h)在第二图案上涂覆第二离子掩膜材料，和选择性地剥离第二离子掩膜材料以留下由第二图案限定的第二离子掩膜；和i)通过根据第二离子掩膜选择地注入适合的第二掺杂剂，在半导体衬底上形成第二掺杂区。
2.权利要求1的方法，其中第二方向基本上与第一方向正交。
3.权利要求1的方法，其中在形成源和漏区的步骤f)之后第一离子掩膜保留在原位，在此第一离子掩膜适合地布置以作为栅电极。
4.权利要求1的方法，进一步包括步骤j)在涂覆第一离子掩膜材料的步骤e)之前沉积导电材料，由此图案化导电材料以作为栅电极。
5.权利要求1的方法，进一步包括步骤l)在形成源和漏区的步骤f)之后除去第一离子掩膜。
6.权利要求1的方法，其中半导体衬底是P-和第一掺杂区形成适合用于隔离区的P++区。
7.权利要求1的方法，其中半导体衬底是P-和第二掺杂区形成适合用于第二源区和漏区的N+区。
8.权利要求1的方法，其中第一图案的最小尺寸是小于约1微米。
9.权利要求1的方法，其中第二图案的最小尺寸是小于约1微米。
10.权利要求1的方法，其中第一图案的最小尺寸，第二图案的最小尺寸，第一掺杂区的最小尺寸，和第二掺杂区的最小尺寸都小于约1微米。
11.权利要求1的方法，进一步包括步骤形成与栅电极和半导体衬底都绝缘的第二栅，该第二栅设置在栅电极和半导体衬底之间。
12.权利要求1的方法，其中以修改的顺序执行这些步骤。
13.一种制造纳米级晶体管阵列的方法，包括权利要求1的步骤，其中第一和第二图案限定以阵列设置的多个晶体管。
14.一种由权利要求13的方法制造的集成电路。
15.一种由权利要求13的方法制造的电子器件。
16.权利要求13的方法，其中第一和第二图案进一步限定多个导电互连，该方法进一步包括步骤选择性地使用导电互连以选择性地将纳米级晶体管阵列再细分成单元。
17.一种纳米级晶体管阵列，包括a)预定导电类型和具有主表面的半导体衬底；b)包括第二预定导电类型的第一掺杂区的多个第一纳米级晶体管，第一掺杂区设置在半导体衬底的主表面中且以至少部分地沿着第一方向对准的平行排方向设置，通过小于约1微米的第一距离成对地间隔第一掺杂区，第一距离限定第一沟道的长度，和进一步包括多个第一栅电极，每个第一栅电极在第一沟道之一上对准；c)包括第三预定导电类型的第二掺杂区的多个第二纳米级晶体管，第二掺杂区设置在半导体衬底的主表面中且以至少部分地沿着第二方向对准的平行列布置，通过小于约1微米的第二距离成对地间隔第二掺杂区，第二距离限定第二沟道的长度，和进一步包括多个第二栅电极，每个第二栅电极在第二沟道之一上对准；和d)平行于第一和第二方向对准的导电互连，这些导电互连选择性地互相连接第一和第二纳米级晶体管。
18.权利要求17的阵列，其中第一和第二方向是基本上正交的。
19.权利要求17的阵列，其中导电互连包括导电部分，且导电互连可以通过选择这些使用的导电部分实现可编程。
20.一种集成电路，包括a)在预定导电类型的用于承载纳米级晶体管的半导体装置中形成的纳米级晶体管阵列，b)用于互连纳米级晶体管的第一导电装置，用于互连的第一导电装置至少部分地沿着第一方向对准；c)用于互连纳米级晶体管的第二导电装置，用于互连的第二导电装置至少部分地沿着第二方向对准；和d)平行于第一和第二方向对准的导电互连，该导电互连选择性地互连接第一和第二纳米级晶体管。
全文摘要
通过在半导体衬底上形成氧化层(S10，S20)，涂覆抗蚀剂(S30)，使用压印平版印刷术图案化抗蚀剂以形成沿第一方向对准的图案(S40)，在该图案上涂覆第一离子掩膜材料(S50)，和选择性剥离第一离子掩膜材料以留下形成栅极的第一离子掩膜(S60)，通过注入适合的掺杂剂形成掺杂区(S70)，涂覆另一抗蚀剂层(S90)和使用压印平版印刷术图案化第二抗蚀剂层以形成沿着第二方向对准的第二图案(S100)，在第二图案上涂覆第二离子掩膜材料，和选择性地除去第二离子掩膜材料以留下由第二图案限定的第二离子掩膜(S120)，和通过根据第二离子掩膜选择地注入适合的第二掺杂剂在衬底上形成第二掺杂区(S130)来制造纳米级晶体管(20)。该方法也可用于制造纳米级晶体管(20)的阵列(10或15)。
文档编号H01L21/336GK1823412SQ200480020106
公开日2006年8月23日 申请日期2004年6月25日 优先权日2003年7月15日
发明者A·L·戈泽伊, J·斯塔西亚克, K·F·彼得斯, G·H·卡瓦莫托 申请人:惠普开发有限公司