专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种具有所谓超级结构造的半导体装置及其制造方法。
背景技术：
在形成MOS场效应晶体管(Metal Oxide Semiconductor Field EffectTransistor；MOS FET)的半导体装置中，尝试提高耐压。
图5是形成MOS FET的现有的半导体装置(参照特开2003-46082号公报)的图解剖视图。
在N++型半导体基板51上形成包含N型漂移层(N型柱(pillar)层)52和P型RESURF层(P型柱层)53的半导体层54。配置漂移层52和RESURF层53，使其依次重复出现在半导体基板51上平行方向上上，形成所谓的超级结结构。
在其厚度方向上贯通半导体层54，形成具有达到半导体基板51和半导体层54界面深度的多个沟槽55。该多个沟槽55分别具有与半导体基板51大致垂直的内侧壁，以大致等间隔相互平行而形成。沟槽55的内壁，由氧化膜63覆盖，其内部用多晶硅和介电体等构成的埋入层64而被埋入。
漂移层52沿沟槽55配置。RESURF层53配置在分别沿着邻接的2个沟槽55的一对漂移层52之间。RESURF层53和漂移层52与半导体基板51相接触。
在漂移层52上形成N型区域56。在RESURF层53上以和N型区域56接触的方式形成P型基层57。在基层57的表层部形成N型源区58。
隔着绝缘膜59，面对着位于N型区域56和源区58之间的基层57及其附近，配置栅极60。另外，形成源极61，使源区58和基层57相接触。在半导体基板51的背面(与形成栅极60和源极61的面相反侧的面)形成漏极62。
该半导体装置，以源极61和漏极62的一侧和外部负荷相连接的状态，由电源在源极61和漏极62的另一面和外部负荷之间，外加一定的电压的状态来使用。该外加电压，向由RESURF层53和漂移层52形成的PN结提供反向偏压。
在这种状态下，通过将栅极60设置为适当的电位(使MOS FET处于导通状态)，能够使源极61漏极62之间流过电流。此时，在N型区域56和源区58之间的基层57中，在绝缘膜59的界面附近形成沟道。由此，电流从漏极62，经半导体基板51，漂移层52，N型区域56，基层57的绝缘膜59的界面附近(沟道)和源区58，流向源极61。
此时，在由RESURF层53和漂移层52形成的PN结中，施加由外部负荷和MOS FET导通电阻分压后的反向偏压，但是由此产生的耗尽层扩展是极少的，在漂移层52保留了载流子(电子)的沟道。
下面，对该MOS FET处于截止状态时，即栅极60未设置在上述的适当的电位时进行说明。此时，由于不能形成沟道，MOS FET中不流过电流，在由漂移层52和RESURF层53形成的PN结中，电源电压原封不动作为反向偏压进行外加。因此，耗尽层从漂移层52和RESURF层53之间的界面S向漂移层52和RESURF层53迅速扩展，漂移层52和RESURF层53被完全耗尽化。由此，理论上能够实现良好的耐压。
但是，由于RESURF层53与导电型为N++型的半导体基板51接触，在由漂移层52和RESURF层53形成的PN结上外加反向偏置电压，耗尽层从RESURF层53和半导体基板51的界面向RESURF层53和半导体基板51中扩展。
此时，由于半导体基板51和漂移层52中杂质浓度不同等，在漂移层52和RESURF层53的界面附近以及半导体基板51和RESURF层53的界面附近，耗尽层的扩展方向不同。由此，半导体装置处于截止状态时，在耗尽层中产生局部的强电场，电流在该部分流过。因此，这样的半导体装置的耐压，实际上不能满足要求的水平。
发明内容
本发明的目的是提供一种可以提高耐压的半导体装置。
本发明的其他目的是提供一种可以提高耐压的半导体装置制造方法。
本发明的半导体装置含有第1导电型半导体基板，设置在该半导体基板上的，将上述第1导电型的漂移层和与上述第1导电型不同的第2导电型的RESURF层，平行横向地依次交替配置在上述半导体基板上形成超级结结构的半导体层。上述RESURF层沿贯通上述半导体层贯通的沟槽的内侧壁形成，上述漂移层具有介于上述RESURF层和上述半导体基板之间的分离区域，使上述RESURF层与上述半导体基板之间没有接触部分。
本发明的半导体装置对由漂移层和RESURF层形成的PN结，外加反向偏置电压，耗尽层从漂移层和RESURF层界面(以下，只称“界面”。)扩展到漂移层和RESURF层。此时，外加电压达到一定大小以上，漂移层和RESURF层几乎完全耗尽。因此，该半导体装置可以具有一定的耐压(例如，数百伏特)。
漂移层和RESURF层依次交替(重复)出现在半导体基板上平行方向上。另外，漂移层也存在于RESURF层和半导体基板之间，RESURF层不和半导体基板直接接触。即，在RESURF层和半导体基板之间，RESURF层和沟槽或者邻接的其他RESURF层之间存在相同的漂移层，即具有大致均匀的杂质浓度的半导体部。
因此，在漂移层中，耗尽层能够从界面均匀的扩展。即，在漂移层中，耗尽层能从界面扩展到隔着漂移层对面的沟槽侧(半导体基板51上平行方向上)的同时，能够同样扩展到隔着漂移层对面的半导体基板侧(垂直于半导体基板的方向)。因此，在耗尽层中不会产生比其他部分电场强的部分，所有不易通过界面流过电流。即，该半导体装置与现有的半导体装置相比，能够提高耐压(例如，200V～1000V)。
由于RESURF层沿着贯通半导体层的沟槽内侧壁形成，在该半导体装置的制造工序中，向沟槽的内侧壁导入第2导电型杂质(用于第2导电型控制的杂质)，可以容易地形成RESURF层。
上述RESURF层，可以沿着上述沟槽的宽度方向一侧内侧壁形成，此时，上述漂移层可以沿着上述沟槽的与上述一侧不同的另一侧的内侧壁形成。此时，上述漂移层夹在上述沟槽和上述RESURF层之间部分的横向的宽度，与沿着上述分离区域的上述沟槽的深度方向的纵向宽度大致相等。
通过该构成，在漂移层中，夹在RESURF层和沟槽之间部分的横向宽度，与分离区域的纵向宽度(RESURF层和半导体基板之间的宽度)大致相等。由此，耗尽层从界面到漂移层中，能够以相同的宽度扩展到邻接的沟槽侧和半导体基板侧。因此，耗尽层中的电场强度可以总是保持均匀，所以该半导体装置的耐压高。
另外，上述RESURF层也可以沿着上述沟槽宽度方向两侧的内侧壁形成。此时，上述漂移层夹在邻接的2个上述RESURF层之间部分的横向宽度，也可以是沿着上述分离区域的上述沟槽的深度方向的纵向宽度的大致2倍。
通过该构成，在漂移层中，夹在邻接的2个RESURF层之间部分的横向宽度大致是分离区域纵向宽度(RESURF层和半导体基板之间的宽度)的2倍。由此，耗尽层从界面到漂移层中，能够以相同的宽度扩展到邻接的RESURF层(沟槽)侧和半导体基板侧。因此，耗尽层中的电场强度能够总是保持均匀，所以该半导体装置的耐压高。
该半导体装置还可以具备为了使上述漂移层和上述RESURF层接触而形成的上述第2导电型基区，为了与上述基区接触而形成的，由上述基区隔着上述漂移层和上述RESURF的上述第1导电型的源区，隔着栅绝缘膜相对上述源区和上述漂移层之间的基区配置的栅极。
该构成的半导体装置通过在上述源区和上述半导体基板(漂移区)之间外加适当的大小的电压，使栅极处于规定的电位(半导体装置处于导通状态)，在基区中，在源区和漂移层之间，栅绝缘膜附近的区域，可以形成沟道。由此，在源区和半导体基板之间能够流过电流。
另外，在半导体装置处截止状态时，即使对由漂移层和RESURF层形成的PN结外加大的反向偏置电压，也可以具有高的耐压。
该半导体装置也可以是在漂移层和基区以及源区和在基区和栅极的相对部附近，排列在半导体基板上平行方向上的所谓平面型半导体装置。另外，该半导体装置也可以是，在与半导体基板垂直形成的沟槽内配置栅极，漂移层和基区以及源区在相对基区和栅极的相对部附近，排列在该沟槽深度方向上的所谓的沟槽栅型半导体装置。
本发明第1实施方式涉及的半导体装置制造方法是具有在第1导电型半导体基板上，将上述第1导电型漂移层，和与上述第1导电型不同的第2导电型的RESURF层，平行横向地依次交替配置在上述半导体基板上，形成超级结结构的半导体层的半导体装置制造方法。该制造方法包含在上述第1导电型半导体基板上形成上述第1导电型半导体层的工序，在上述半导体层上形成具有达到上述半导体层中间深度沟槽的第1沟槽形成工序，该第1沟槽形成工序之后，为了沿着上述沟槽内侧壁的区域上形成上述第2导电型RESURF层，向在上述沟槽的内侧壁上露出的上述半导体层导入上述第2导电型杂质的沟槽内杂质导入工序，在该沟槽内杂质导入工序之后，使上述沟槽深度变为贯通上述半导体层达到上述半导体基板深度的第2沟槽形成工序。
上述漂移层可以作为由上述RESURF层形成后的上述半导体层剩余部分构成的。
通过该半导体装置制造方法，在沟槽内杂质导入工序中，由于沟槽没有达到半导体基板的深度，第2导电型杂质不能导入到半导体层中和半导体基板邻接的部分。由此，通过漂移层(半导体层的剩余部分)能够得到隔开半导体基板的RESURF层。
上述沟槽内杂质导入工序，也可以包含在上述沟槽内侧壁露出的上述半导体层的表层部上，注入上述第2导电型杂质的注入工序。此时，上述RESURF层也可以通过在该注入工序之后，通过加热上述半导体基板，实施使注入上述半导体层的该杂质扩散到上述半导体层中的热扩散工序来形成。此时，也可以在第1沟槽形成工序之后，第2沟槽形成之前实施注入工序，热扩散工序也可以在例如，第2沟槽形成工序之后实施。
沟槽内杂质导入工序也可以包含只在沟槽内侧壁内，沟槽宽度方向一侧的内侧壁上导入第2导电型杂质的工序。由此，能够得到沿着沟槽宽度方向一侧的内侧壁形成的RESURF层。另外，沟槽内杂质导入工序也可以包含，在沟槽内侧壁内宽度方向两侧的内侧壁上导入第2导电型杂质的工序。由此，能够得到沿着沟槽宽度方向两侧内侧壁形成的RESURF层。
通过控制第1沟槽形成工序中形成的沟槽的深度，能够控制制造的半导体装置的漂移层中被RESURF层和半导体基板夹着的部分(分离区域)的纵向宽度。另外，沟槽内杂质导入工序包含热扩散工序时，通过控制加热半导体基板的条件(例如，温度和加热时间)，能够控制漂移层中被RESURF层和沟槽或者邻接其他的RESURF层夹着的部分的横向宽度。
本发明的第2实施方式涉及的半导体装置制造方法是具有在第1导电型半导体基板上，将上述第1导电型漂移层和与上述第1导电型不同的第2导电型RESURF层，依次交替配置在上述半导体基板平行横向上，形成超级结结构的半导体层的半导体装置制造方法。该制造方法包含在上述第1导电型半导体基板上形成上述第1导电型半导体层的工序，形成贯通上述半导体层，达到上述半导体基板的沟槽的工序，为了在沿着上述沟槽内侧壁的区域形成上述第2导电型RESURF层，在上述沟槽内侧壁露出的上述半导体层上，以上述沟槽内侧壁的到达范围被限制在，关于上述沟槽深度方向，比上述半导体基板存在的深度浅的区域的倾斜角，注入上述第2导电型杂质的沟槽内杂质导入工序。
通过本发明，注入第2导电型杂质，使其到达在沟槽内侧壁中，关于沟槽深度方向，比半导体基板存在的深度浅的区域，形成RESURF层。由此，通过漂移层，得到和半导体基板隔离的RESURF层。漂移层可以看作是由形成RESURF层后的半导体层剩余部分构成的。
沟槽内杂质导入工序也可以包含，只在沟槽内侧壁中宽度方向一侧的内侧壁导入第2导电型杂质的工序，也可以包含在沟槽内侧壁内宽度方向两侧的内侧壁上导入第2导电型杂质的工序。
通过控制对沟槽内侧壁，注入第2导电型杂质的角度(倾斜角)，能够控制在制造的半导体装置的漂移层中，被RESURF层和半导体基板夹着的部分(分离区域)的纵向宽度。另外，该半导体装置制造方法包含热扩散工序时，通过控制加热半导体基板的条件(例如，温度和加热时间)，能够控制漂移层中，被RESURF层和沟槽或者邻接的其他RESURF层夹着的部分的横向宽度。
本发明半导体装置制造方法还可以包含在上述半导体层表面导入上述第2导电型杂质，形成和上述RESURF层接触的上述第2导电型基区的工序，在上述基区上导入上述第1导电型杂质，形成由上述基区的剩余部分，隔离上述漂移层和RESURF层的上述第1导电型源区的工序，形成对着上述源区和上述漂移层之间的上述基区的栅绝缘膜的工序，夹着上述栅绝缘膜，对着上述源区和上述漂移层之间的上述基区配置的栅极的工序。
参照附图，通过下面叙述的实施方式的说明，使本发明中的上述的，或者其他的目的，特征和效果更明确。
图1是表示本发明第1实施方式涉及的半导体装置的结构的图解剖视图。
图2(a)～图2(e)是用于说明图1半导体装置制造方法的图解剖视图。
图3是用于说明图1半导体装置的其他制造方法的图解剖视图。
图4是表示本发明第2实施方式涉及的半导体装置的结构图解剖视图。
图5是形成MOS FET的现有的半导体装置的图解剖视图。
具体实施例方式
图1是表示本发明第1实施方式涉及的半导体装置1的结构的图解剖视图。
在构成导电型为N+型的构成漏区的硅基板2上，设置形成所谓的超级结结构的半导体层13。半导体层13包含导电型为N-型的漂移层3和导电型为P-型的RESURF层9，排列漂移层3和RESURF层9，使其依次交替(重复)出现在平行横向地于硅基板2上。
大致相互平行地形成具有贯通半导体层13达到硅基板2深度的多个沟槽4。沟槽4具有大致垂直于硅基板2垂直的内侧壁，在垂直于图1的纸面的方向上延伸。即，沟槽4的长度方向是垂直于图1纸面的方向，沟槽4的宽度方向是平行于图1纸面，并且在硅基板2上的平行方向。
图1中只表示了2个沟槽4，但是半导体装置1中形成了更多的沟槽4，这些沟槽4是大致等间隔形成的。
沿着沟槽4内壁形成氧化硅膜5，沟槽4的内部用多晶硅6填满。
RESURF层9沿着对于各沟槽4宽度方向，相同一侧内侧壁形成。即，RESURF层9是在邻接的2个沟槽4之间，接近一个沟槽4形成，与氧化硅膜5接触。漂移层3，在邻接的2个RESURF层9之间(RESURF层9和沟槽4之间)，沿着沟槽4另一侧内侧壁，与RESURF层9平行形成。
漂移层3还埋入RESURF层9下面(硅基板2和RESURF层9之间)。即，RESURF层9和硅基板2，由漂移层3隔开，RESURF层9与硅基板2不接触。
漂移层3中，被RESURF层9和沟槽4夹着的部分3H和被RESURF层9和硅基板2(漏区)夹着的部分(以下，称为“分离区域”。)3v连续。被RESURF层9和沟槽4夹着的部分3H的横向宽度D1，与沿着分离区域3v的沟槽4的深度方向的纵向宽度D2大致相等。漂移层3具有大致均匀的杂质浓度，被RESURF层9和沟槽4夹着的部分3H和分离区域3v具有大致相同的杂质浓度。
在半导体层13的表面(与硅基板2侧相对侧的面)附近，沟槽4的上述一侧(靠近形成RESURF层9一侧)，靠近该沟槽4，形成导电型为N+型的源区7。在源区7和漂移层3，RESURF层9，以及氧化硅膜5之间，形成导电型为P-型的基区8。
在半导体层13表面附近，对着位于漂移层3和源区7之间的基区8，及其附近的漂移层3和基区7，配置栅极10。栅极10通过杂质的导入构成导电的多晶硅。栅极10周围由氧化硅膜11覆盖。因此，栅极10和基区8之间由氧化硅膜11隔开。
为了覆盖硅基板2的漂移层3和RESURF层9形成的侧面，形成由铝构成的源极12。源极12与源区7和基区8电气连接。在硅基板2的背面(和源极12相反侧的面)上形成漏极14。
该半导体装置1，在源极12和漏极14的一方和外部负荷连接的状态，在源极12和漏极14的另一方和外部负荷之间，通过电源外加一定电压(例如，数百V)的状态下使用。该外加电压，对由RESURF层9和漂移层3形成的PN结提供反向偏压。
在该状态下，通过将栅极10设置为规定电位(使半导体装置1处于导通状态)，源极12和漏极14之间能够流过电流。此时，漂移层3和源区7之间的基区8中，在氧化硅膜11的界面附近形成沟道。
此时，由RESURF层9和漂移层3形成的PN结，需要由外部负荷和MOS FET的导通电阻分压的反向偏压(例如，2V)，但是由此产生的耗尽层的扩展是极少的，漂移层3中剩余载流子(电子)路径。在导通状态的半导体装置1中，经过漂移层3中没有耗尽的部分，在源极12和漏极14之间流过电流。
另一方面，该半导体装置1处于截止状态时，即，栅极10没有到达上述规定的电位时，由于不形成沟道，MOS FET中没有电流流过，电源电压原封不动作为反向偏压外加到由漂移层3和RESURF层9形成PN结上。因此，耗尽层迅速从界面S扩展到漂移层3和RESURF层9中。漂移层3中，耗尽层从界面S扩展到对着夹着漂移层3的沟槽4侧的同时，也向对着夹着漂移层3的硅基板2侧扩展。
如果使漂移层3的宽度D1、D2和RESURF层9的宽度变薄，即使漂移层3的杂质浓度升高，漂移层3和RESURF层9也容易完全耗尽。另外，通过提高构成导通状态时的导电沟道的一部分的漂移层3的杂质浓度，能够降低导通电阻。
在漂移层3中，由于宽度D1和宽度D2大致相等，耗尽层能够以相同的宽度从界面S扩展到漂移层3中和邻接的沟槽4侧以及硅基板2侧。因此，耗尽层中的电场强度能够总是均匀，不会产生局部的强电场。因此，不容易通过界面S流过电流，所以该半导体装置1耐压大。
该半导体装置1可以具有200V～1000V程度的耐压，例如，即使有600V的耐压，导通电阻可以只有现有半导体装置的5分之1程度。
图2(a)，图2(b)，图2(c)，图2(d)和图2(e)是用于说明图1所示的半导体装置1的制造方法的图解剖视图。
首先，在导电型为N+型的硅基板2上，形成导电型为N-型的外延层15，在外延层15上，在对应半导体装置1的沟槽4的规定位置形成开口21a的硬掩膜21。硬掩膜21，例如由氧化硅或氮化硅。
接着，通过硬掩膜21的开口21a，干法刻蚀外延层15(例如，反应性离子蚀刻法)，形成具有达到外延层15厚度方向中间深度，没有到达硅基板2的沟槽22(第1沟槽形成工序)。
此时，沟槽22的底部和硅基板2的间隔变为与在半导体装置1的漂移层3中，分离区域3v的纵向宽度(被RESURF层9和硅基板2(漏区)夹着的部分的宽度)D2(图1参照)大致相等。沟槽22的宽度是例如，2μm的程度，沟槽22的深度是例如，40μm的程度。
接着，通过硬掩膜21的开口21a，向在沟槽22内部露出的外延层15注入用于P型控制的杂质离子。此时，按图2(a)中用箭头A所示的，在沟槽4的宽度方向(平行于图2的纸面，并且在硅基板2上平行方向)上，相对于垂直的内侧壁构成规定的角度(倾斜角)注入该离子。沟槽4的内侧壁(硅基板2的法线方向)和离子注入的方向构成的角度为，例如，1.50～2°。
由此，各沟槽22的宽度方向一侧的内侧壁(半导体装置1的沟槽4中，相当邻接形成RESURF层9的一侧的面)的几乎整个面，形成注入P型杂质的第1注入区域23。该状态如图2(a)所示。
接着，通过硬掩膜21的开口21a，进一步干法刻蚀外延层15。由此，进一步加深沟槽22，形成具有达到硅基板2深度的沟槽4(第2沟槽形成工序)。该状态，如图2(b)所示。然后，去除硬掩膜21，在外延层15上，形成在对应基区8的位置形成开口的抗蚀剂膜(图中没有表示)。
接着，通过该抗蚀剂膜的开口，在外延层15表面附近对应基区8的薄的区域注入P型杂质，形成第2注入区域24。然后，去除抗蚀剂膜。该状态如图2(c)所示。
接下来，经过以上工序的硅基板2被加热到规定的温度，第1和第2注入区域23、24中的P型杂质，扩散到外延层15中。由此，形成RESURF层9和基区8。外延层15的剩余部分作为漂移层3。该状态如图2(d)所示。
接着，在漂移层3和基区8上，形成对应源区7的位置形成开口的抗蚀剂膜(图中没有表示)。通过该抗蚀剂膜的开口，在基区8的表面附近，对应源区7的薄的区域注入用于N型控制的杂质，形成注入该杂质的第3注入区域。然后，去除该抗蚀剂膜，将经过以上工序的硅基板2加热到规定温度，第3注入区域中的N型杂质，扩散到基区8中。由此，形成源区7。该状态如图2(e)所示。
接着，将经过以上工序的硅基板2加热到规定温度，露出表面，即沟槽4的内部及漂移层3，基区8和源区7的表面被热氧化，形成氧化膜。并且，在该氧化膜上形成由多晶硅构成的膜(多晶硅膜)，通过注入杂质使该多晶硅膜导电化。
接下来，去除该多晶硅膜中，大致对应沟槽4内部和栅极10的部分以外的部分，并且，使以该状态露出的多晶硅膜的表面热氧化，形成氧化膜。
接着，去除氧化膜中，沟槽4上部和在沟槽4外栅极10周围以外的部分。由此，多晶硅膜的剩余部分中，沟槽4内的成为多晶硅6，沟槽4外的成为栅极10。氧化膜剩余部分中，沟槽4内的成为氧化硅膜5，沟槽4外的成为覆盖栅极10周围的氧化硅膜11。
然后，形成经过以上工序的硅基板2的源区7的一侧及其相反侧，分别形成源极12和漏极14，得到如图1所示的半导体装置1。
在以上的制造方法中，在沟槽4内部露出外延层15上，注入P型杂质离子时，由于沟槽22不具有达到硅基板2的深度，P型杂质，在外延层15中，不会导入到与硅基板2邻接的部分。因此，得到通过漂移层3，得到与硅基板2隔离的RESURF层9。
在形成沟槽22的工序中，通过控制沟槽22，能够控制在半导体装置1漂移层3中，分离区域3v的纵向宽度(RESURF层9和硅基板2(漏区)之间的宽度)D2。另外，通过控制加热硅基板2的条件(例如，温度和加热时间)，能够控制漂移层3的被RESURF层9和沟槽4夹着的部分3H的横向宽度(RESURF层9和沟槽4之间的宽度)D1。由此，能够控制宽度D1宽度D2大致相等。
图3是用于说明半导体装置1的其他制造方法的图解剖视图。图3中，对应图2(a)～图2(e)所示各部的部分，赋予与图2(a)～图2(e)相同的参照符号，并省略了说明。
该半导体装置1制造方法，与使用图2(a)～图2(e)说明的半导体装置1的制造方法不同，通过硬掩膜21的开口21a，形成具有达到硅基板2的深度的沟槽4后，如图3中箭头B所示，以与沟槽4的宽度方向垂直的(沿长度方向)内侧壁构成规定角度(极小的倾斜角)注入P型杂质离子。
此时，通过控制沟槽4的内侧壁和离子注入方向构成的角度，能够只在沟槽4的内侧壁中，比一定深度浅的区域，形成第1注入区域23。原因是由于离子直线前进到达沟槽4的内壁，如果沟槽4的内侧壁和离子注入方向构成的角度变大到某种程度大，被硬掩膜1阻挡，离子不能到达沟槽4的深部。
然后，和上述制造方法一样，通过实施形成第2注入区域24的工序(参照图2(c))以下的工序，能够到达如图1所示的半导体装置1。
通过以上的制造方法，也能够得到RESURF层9和硅基板被漂移层3(分离区域3V)隔开的半导体装置1。
此时，通过控制沟槽4的内侧壁和离子注入方向构成的角度，限制沟槽4的内侧壁中的离子到达范围，能够控制第1注入区域23的形成范围。因此，能够控制半导体装置1的漂移层3中，分离区域3v的纵向的宽度(RESURF层9和硅基板2(漏区)之间的宽度)D2。
图4是表示本发明第2实施方式涉及的半导体装置的结构的图解剖视图。图4中对应图1所示各部的部分，赋予与图1相同的参照符号，并省略了说明。
该半导体装置31沿着沟槽4的宽度方向两侧内侧壁形成RESURF层9。
在邻接的2个沟槽4之间，漂移层3伸入到，介入沿着各沟槽4形成的RESURF层9之间的部分3H和各RESURF层9的下面，具备分开该RESURF层9和硅基板2(漏区)的分离区域3v。因此，RESURF层9，无论哪个部分都有与硅基板2不接触。漂移层3中，插在邻接的RESURF层9之间的部分3H的横向宽度(邻接的2个RESURF层9之间的宽度)D3变为大致是沿着分离区域3v的沟槽4的深度方向的纵向宽度(RESURF层9和硅基板2(漏区)之间的宽度)D4的2倍。
该半导体装置31，和半导体装置1一样，在导通状态时，在基区8形成沟道，在源极12和漏极14之间能够流过电流。另以方面，半导体装置31处于截止状态时，如果对由漂移层3和RESURF层9形成PN结外加大的反向偏置电压，耗尽层从漂移层3和RESURF层9之间的界面S，向漂移层3和RESURF层9扩展。由此，能够完全耗尽漂移层3和RESURF层9。
由于漂移层3中，宽度D4大致是宽度D3的2倍，耗尽层能够从界面S以相同的宽度扩展到漂移层3中，邻接的另一侧的RESURF层9侧和硅基板2侧。因此，耗尽层中的电场强度可以总是均匀的，所以该半导体装置31的耐压高。
该半导体装置31能够由与半导体装置1制造方法(参照图2(a)～图2(e)和图3)一样的方法制造。此时，在向沟槽22或者沟槽4的内侧壁注入P型杂质离子的工序(参照图2(a)或者图3)中，能够将该离子相对于沟槽4的内侧壁构成很小的倾斜角，并且，从垂直于硅基板2的方向看，由沿着沟槽22、4的宽度方向(垂直于长度方向)2方向注入。
由此，在沟槽22、4的宽度方向两侧的内侧壁上能够形成该离子的注入区域(第1注入区域23)，然后通过加热硅基板2的工序，从该注入区域向外延层15扩散P型杂质，形成RESURF层9。
本发明实施方式说明，如以上所述，但是本发明也可以由其他方式实施。例如，在上述半导体装置1的制造方法中，从第1注入区域23向外延层15的P型杂质扩散和从第2注入区域24向外延层15的P型杂质扩散同时进行，但是不需要这些同时进行。例如，从第1注入区域23向外延层15的P型杂质扩散，可以在形成第1注入区域23之后进行，第2注入区域24的形成和从第2注入区域24向外延层15的P型杂质扩散，也可以在其后分开进行。
在第2实施方式涉及的半导体装置31中，RESURF层9以可以在沟槽4的长度方向两端部的内侧壁形成。即，也可以在沟槽4的内侧壁越过整个周围，形成RESURF层9。
此时，相对于沟槽4的内侧壁构成很小的倾斜角，并且，从垂直于硅基板2的方向看，从垂直和平行于沟槽22、4的宽度方向的4方向注入P型杂质，在沟槽4的所有的内侧壁形成注入区域，通过其后的加热工序，能够从该注入区域向外延层15扩散P型杂质，形成RESURF层9。
虽然对本发明实施方式进行了详细的说明，这些只不过是为了使本发明的技术内容明确而使用的具体例子，本发明不应该局限于解释这些具体例子，本发明的宗旨和范围只由附加的权利要求范围来限定。
该申请对应2003年12月26日向日本国专利厅提出的特愿2003-435265，该申请的全部公开在这里是通过引用合并而成的。
权利要求
1.一种半导体装置，其特征在于，包含第1导电型半导体基板，设置在该半导体基板上的、将上述第1导电型漂移层和与上述第1导电型不同的第2导电型RESURF层，平行横向地依次交替配置在上述半导体基板上，形成超级结结构的半导体层，上述RESURF层沿着贯通上述半导体层的沟槽内侧壁形成，上述漂移层具有介入在上述RESURF层和上述半导体基板之间的分离区域，以使上述RESURF层与上述半导体基板没有接触部分。
2.根据权利要求1所述的半导体装置，其特征在于，上述RESURF层沿着上述沟槽宽度方向一侧的内侧壁而形成，上述漂移层沿着上述沟槽的与上述一侧不同的另一侧内侧壁而形成，上述漂移层夹在上述沟槽和上述RESURF层之间的部分的横向宽度，与沿着上述分离区域的上述沟槽深度方向的纵向的宽度大致相等。
3.根据权利要求1所述的半导体装置，其特征在于，上述RESURF层沿着上述沟槽宽度方向两侧的内侧壁而形成，上述漂移层中邻接的2个上述RESURF层夹持的部分的横向宽度，为沿着上述分离区域的上述沟槽深度方向的纵向的宽度大致2倍。
4.根据权利要求1～3中的任一项所述的半导体装置，其特征在于，还具备以与上述漂移层和上述RESURF层接触的方式形成的上述第2导电型基区，以与上述基区接触的方式形成的、通过上述基区隔开上述漂移层和上述RESURF层的上述第1导电型源区，在上述源区和上述漂移层之间的基区夹持栅绝缘膜而相对配置的栅极。
5.一种半导体装置制造方法，是一种具有在第1导电型半导体基板上，将上述第1导电型漂移层和与上述第1导电型不同的第2导电型RESURF层，平行横向地依次交替配置在上述半导体基板上，形成超级结结构的半导体层的半导体装置制造方法，其特征在于，包含在上述第1导电型半导体基板上，形成上述第1导电型半导体层的工序，在上述半导体层上，形成具有达到上述半导体层中间深度的沟槽的第1沟槽形成工序，在该第1沟槽形成工序之后，为了在沿着上述沟槽内侧壁的区域形成上述第2导电型RESURF层，在上述沟槽内侧壁露出的上述半导体层中导入上述第2导电型杂质的沟槽内杂质导入工序，在该沟槽内杂质导入工序之后，使上述沟槽的深度贯通上述半导体层，具有达到上述半导体基板的深度的第2沟槽形成工序。
6.一种半导体装置制造方法，是一种具有在第1导电型半导体基板上，将上述第1导电型漂移层和与上述第1导电型不同的第2导电型RESURF层，平行横向地依次交替配置在上述半导体基板上，形成超级结结构的半导体层的半导体装置制造方法，其特征在于，包含在上述第1导电型半导体基板上形成上述第1导电型半导体层的工序，形成贯通上述半导体层、达到上述半导体基板的沟槽的工序，为了在沿着上述沟槽内侧壁的区域中形成上述第2导电型RESURF层，在上述沟槽内侧壁露出的上述半导体层上，对上述沟槽内侧壁的到达范围，以限制在关于上述沟槽深度方向比上述半导体基板存在的深度浅的区域的倾斜角，注入上述第2导电型杂质的沟槽内杂质导入工序。
7.根据权利要求5或者6所述的半导体装置制造方法，其特征在于，上述沟槽内杂质导入工序，包含向上述沟槽内侧壁露出的上述半导体层的表层部注入上述第2导电型杂质的注入工序，还包含在该注入工序之后，为了形成上述RESURF层，通过加热上述半导体基板，使注入到上述半导体层中的该杂质扩散到上述半导体层中的热扩散工序。
8.根据权利要求5～7中的任一项所述的半导体装置制造方法，其特征在于，还包含在上述半导体层的表面导入上述第2导电型杂质，形成与上述RESURF层接触的上述第2导电型基区的工序，在上述基区导入上述第1导电型杂质，形成由上述基区的剩余部分隔离上述漂移层和RESURF层的上述第1导电型源区的工序，形成与上述源区和上述漂移层之间的上述基区相对的栅绝缘膜的工序，夹着上述栅绝缘膜，形成与上述源区和上述漂移层之间的上述基区相对配置的栅极的工序。
全文摘要
一种半导体装置(1、31)包含第1导电型半导体基板(2)，设置在该半导体基板上的，将上述第1导电型的漂移层(3)和与上述第1导电型不同的第2导电型RESURF层(9)，平行横向地依次交替配置在上述半导体基板上，形成超级结结构的半导体层(13)，上述RESURF层是沿贯通上述半导体层的沟槽(4)内侧壁形成的，上述漂移层具有介于上述RESURF层和上述半导体基板之间的分离区域(3v)，使上述RESURF层和上述半导体基板没有接触的部分。
文档编号H01L29/40GK1823423SQ20048002015
公开日2006年8月23日 申请日期2004年12月24日 优先权日2003年12月26日
发明者高石昌 申请人:罗姆股份有限公司