专利名称：半导体装置及编程方法
技术领域：
本发明是有关一种互为共有邻接的存储器单元的汲极线与源极线的虚拟接地型半导体装置及对其参考单元进行编程的方法。
背景技术：
闪存等的非挥发性半导体装置，是将被设定成某预定临限值的参考单元的电流当作参考电流，并于读出动作时读出且将存储器单元的汲极电流与参考单元的参考电流进行比较。根据所读出的存储器单元的汲极电流是否比参考电流大，而进行数据″1″或″0″的判定。
又，在从虚拟接地型的阵列存储器阵列存储器阵列中的存储器单元或参考单元读出数据时，对单元的汲极侧施加电压而源极侧会流入电流作为接地电位Vss。然后，在汲极线的相邻的位线施加预充电。通过将与汲极线相同的电压施加在汲极线的相邻的位线，即可防止电流的泄漏。
然而，在无法将汲极的电压与预充电电压形成完全相同，且读出数据的存储器单元的相邻的存储器单元为抹除状态时的，就会发生泄漏电流。当读出数据的存储器单元的相邻的存储器单元被编程时的，就会受到被充电的电荷的影响而不会发生泄漏电流。亦即，会依聚相邻的存储器单元的数据，而决定泄漏电流的有无，且对读出特性带来影响。
参照第1图来详细说明。图中的存储器单元，是具有电荷捕获(charge trapping)层的MONOS(Metal Oxide Nitride Oxide Silicon；金属氧化氮氧化硅)型的存储器单元，且通过使电子捕获(trap)于同层的左右区域内，而可存储2位信息。白色圈是指未捕获电子(抹除状态)的状态，黑色圈是指捕获电子(编程状态)的状态的意。如第1图(A)所示，当与进行读出的存储器单元(第1图(A)所示的Cell(0))的汲极线侧相邻接的存储器单元(第1图(A)所示的Cell(7))被编程时，因受到编程的电荷的影响电流并不会流入，且不会发生泄漏电流。然而，如第1图(B)所示，当在与读出数据的存储器单元(Cell(0))的汲极线侧相邻接的存储器单元(Cell(7))没有写入时，就会发生泄漏电流。第1图(B)所示的被预充电的位线的相邻的位线，会变成浮动状态，且从被预充电的位线至浮动状态的位线会发生电流泄漏，更使泄漏电流从汲极线流至电压下降的被预充电的位线上。
发明内容
(发明所欲解决的课题)即使发生电流泄漏使全部的参考电流读出时，当发生同样的电流泄漏，虽然读出特性不会变化，然而在参考单元的情况下，会在特定地址的参考单元中发生泄漏电流。
如第1图(A)及第1图(B)所示，核心单元与参考单元会存在于相同的单元阵列的中。如第1图(A)及第1图(B)所示参考单元邻接核心单元而设置时，在与核心单元相邻接的参考单元中，依据相邻的核心单元的编程状况，而流入或不流入泄漏电流。
本发明是有鉴于所述问题而研创者，其目的在于提供一种不依据读出单元的位置，即可稳定供给参考电流的半导体装置及编程方法。
(解决问题的手段)为了达成目的，本发明的半导体装置是具备有核心阵列，其具有多个存储器单元；参考阵列，其产生用以识别所述存储器单元的存储数据的参考电流；以及虚设单元阵列，其接近所述参考阵列，且至少一个为可编程。通过接近参考阵列，并配置至少一个被编程的虚设单元，在读出参考阵列端部的数据时就不会发生电流泄漏。参考阵列的中央侧的单元，由于相邻的参考单元被编程，所以能防止从全部的参考单元读出数据时发生电流泄漏。因此，能稳定供给参考电流。
于所述半导体装置中，所述虚设单元阵列是能构成连接在所述核心单元阵列与所述参考单元阵列所连接的字线上，且位于所述核心单元阵列与所述参考单元阵列的间。又，所述虚设单元阵列亦能构成连接在所述核心单元阵列与所述参考单元阵列所连接的字线，且位于所述核心单元阵列与所述参考单元阵列的间，且所述虚设单元阵列是具有接近所述核心单元阵列的其它可编程的虚设单元。由于包含虚设单元的虚设阵列被配置于核心阵列与参考阵列的间，所以能不依据记录于核心阵列内的数据，而从参考阵列稳定取出参考电流。
于所述半导体装置中，较佳构成为，所述核心阵列、所述参考阵列、以及所述虚设单元阵列是相邻的单元共享位线的虚拟接地型，而可编程的虚设单元的2位中靠近所述参考单元的位是处于编程状态。由于参考阵列侧的位被编程，所以在读出参考阵列端部的参考电流时，能更稳定地防止电流泄漏的发生。
此外于所述半导体装置中，亦能构成具有解码器，用以产生共同供至所述核心单元阵列、所述参考阵列以及所述虚设单元阵列的译码信号。由于能以共享的译码信号来选择核心阵列、参考阵列、以及虚设阵列的单元，所以无需为了设置虚设阵列而重新变更译码。
此外于所述半导体装置中，亦能构成还包含有控制电路，用以编程参考单元使其从所述参考单元的两端开始朝中央前进。由于在参考阵列的端部，具有被编程的虚设单元，所以通过从参考阵列的端部对中心的单元的方向进行编程，即能防止编程时的泄漏电流的发生。
又，于所述半导体装置中，亦能构成还包含有控制电路，其在抹除所述核心阵列与所述参考阵列的数据后，编程所述虚设阵列端部的所述可编程的虚设单元，的后编程所述参考阵列。在编程参考阵列时，由于是在进行虚设单元的编程后才进行参考阵列的编程，所以在进行参考阵列端部的单元的编程时不会发生电流泄漏。
又所述存储器单元，是以具有绝缘膜的电荷捕获层，且通过在电荷捕获层蓄积电荷以存储信息为佳。
又所述半导体装置中，较佳为，接近位于所述参考单元的所述可编程的虚设单元是处于被编程的状态。又，所述虚设单元阵列是能构成具有其它可编程的虚设单元，而所述参考单元阵列被夹于所述可编程的虚设单元与所述其它可编程的虚设单元的间。并且，所述虚设单元阵列亦能构成具有多个可编程的虚设单元，而该多个可编程的虚设单元的中只有接近位于所述参考单元阵列的一个或多个可编程的虚设单元处于被编程的状态。
所述构成中，较佳为，所述可编程的虚设单元是与所述参考单元阵列相邻。
又，本发明的方法，是编程一具有参考单元的参考单元阵列的方法，该参考单元是用以识别存储器单元的数据者，该方法包含有抹除存储器单元及参考单元的数据的步骤、编程一接近位于所述参考阵列的虚设单元阵列的虚设单元的步骤、以及所述编程结束后编程所述参考阵列的步骤。在编程参考阵列时，由于是在进行虚设单元的编程后才进行参考阵列的编程，所以在编程参考阵列时不会发生电流泄漏。
所述方法中，编程所述参考单元的步骤，是以从位于参考阵列的两端的单元开始为佳。由于在参考阵列的端部，具有被编程的虚设单元，所以通过从参考阵列的端部对中心的单元的方向进行编程，即能防止编程时的泄漏电流的发生。
(发明效果)本发明的半导体装置，不依据读出的单元的位置，即可稳定供给参考电流。
第1图(A)及第1图(B)是说明从参考单元读出数据时所流入的泄漏电流的示意图。
第2图是显示非挥发性半导体存储装置的构成的方块图。
第3图是显示单元阵列的图。
第4图是显示虚设阵列端部的单元被编程的状态的图。
第5图是显示对参考阵列部的数据写入顺序的图。
第6图是显示从参考阵列部的中心对外侧进行编程时所产生的泄漏电流的图。
第7图是显示数据输出入电路的构成的图。
第8图是显示比较参考电流与数据的读出电流的构成的图。
第9图是显示核心阵列部、选择核心阵列部的存储器单元的解码器、以及传送晶体管的构成的图。
第10图是显示虚设阵列部、选择虚设阵列部的虚设单元的解码器、以及传送晶体管的构成的图。
第11图是显示参考阵列部与虚设阵列部的编程顺序的流程图。
主要组件符号说明1非挥发性半导体存储装置2控制电路3芯片启动/输出启动电路4输出入缓冲器5单元阵列6列解码器7行解码器8地址闩锁器9行闸电路10数据输出入电路11驱动控制部20电源供给部21高电压产生部(第2图)21写入/抹除电路(第7图)22、27级联放大器23感测放大器(比较电路)24编程验证用的外部参考单元25抹除验证用的外部参考单元26外部参考单元选择晶体管51核心阵列部52虚设阵列部53参考阵列部A(54)参考阵列B(55)参考阵列61、62存储器单元91行闸电路92虚设用行闸电路具体实施方式
以下，一面参照附图一面就实施本发明用的最佳形态加以说明。
第2图是显示将本发明适用于非挥发性半导体存储装置的实施例的构成。第2图所示的非挥发性半导体存储装置1，具备有控制电路2、芯片启动/输出启动电路3、输出入缓冲器4、单元阵列5、列解码器6、行解码器7、地址闩锁器8、行闸电路9、数据输出入电路10、驱动控制部11、以及电源供给部20。又，电源供给部20具备有高电压产生部21。
控制电路2，是从外部接受写入启动(/WE)或芯片启动(/CE)等的控制信号、位置信号、以及数据信号，且根据这些信号当作状态机(StateMachine)而动作，进而控制非挥发性半导体存储装置1的各部。
输出入缓冲器4，是从外部接受数据，且将该数据供至控制电路2及数据输出入电路10。
芯片启动/输出启动电路3，是从装置外部接受芯片启动信号(/CE)及输出启动信号(/OE)作为控制信号，且控制输出入缓冲器4及单元阵列5的动作/非动作。
驱动控制电路11，是在控制电路2的控制下动作，其为了进行数据的读出、写入、以及抹除等的动作而进行单元阵列5、列解码器6、以及行解码器7等的驱动控制。
数据输出入电路10，是在控制电路2的控制下动作，且对单元阵列5进行数据的写入与读出。有关数据输出入电路10的详细说明，将于后述。
列解码器6，是在数据写入时、抹除时以及读出时，根据各自的地址而选择驱动复数条字线WL者，且在该字线驱动器(未图标)供给所需要的电压。
行解码器7，是以地址闩锁器8所保持的地址为基础而控制行闸电路9。通过行闸电路9为行解码器7所选择，而选择数据输出入电路10内的所对应的感测放大器，且由感测放大器读出数据。
单元阵列5是虚拟接地型的阵列存储器阵列，其包含存储器单元的排列、字线、以及位线等，且在各存储器单元以逐次2位的方式存储数据。在控制闸与基板的间，形成以氧化膜、氮化膜、氧化膜的顺序所叠层的膜，其使电荷捕获于该氮化膜内藉以改变临限值，并区别数据″0″与″1″。氮化膜等的捕获层由于是绝缘膜，所以电荷不会移动。通过在捕获层的两端蓄积电荷即能在1单元上记录2位。有时亦将在1单元上记录2位的方式称为每单位储存双位技术(MirrorBit)方式。又，作为存储器单元，亦能采用一使用多晶硅层的浮动闸型的单元。该情况，通过改变蓄积于浮动闸内的电荷量，而能在1单元上记录多位信息。
在数据读出时，可在位线上读出来自经活性化后的字线所指定的存储器单元的数据。写入(以下，称为编程)或抹除时，将字线及位线设定在相应于各自动作的适当电位上，藉以对存储器单元实施电荷注入或电荷抽出的动作。
在此，参照第3图说明单元阵列5的构成。如第3图所示，在单元阵列5内，形成有记录数据的核心阵列部51、供给判定读出后的数据值用的参考电流的参考阵列部53、以及虚设阵列部52。参考阵列部53是由记录1页(例如8单元)份的数据″10″的参考阵列A(亦表记为Ref.A)(54)、及同样记录1页(例如8单元)份的数据″01″的参考阵列B(亦表记为Ref.B)(55)所构成。如第3图所示，虚设阵列部52是形成于核心阵列部51与参考阵列部53的间。
第4图(A)是显示虚设阵列部52的构成。如第4图(A)所示，虚设阵列部52是由多个(8个)可编程的存储器单元所构成，而虚设阵列部52的两端部的虚设单元61、62是被编程。通过编程虚设阵列部52的两端部的虚设单元61、62，而能防止从邻接该虚设单元61的参考阵列部53的参考单元进行读出时的泄漏电流的发生。又，被编程的位，虽以虚设单元61的参考单元侧的位较佳，但亦可仅编程与该参考单元侧的位相反侧的位。当然，若双方的位被编程则更佳。并且，第4图(A)所示的虚设阵列部52，虽然其两端部的虚设单元61、62，即核心阵列部51侧的虚设单元62与参考阵列部53侧的虚设单元61的双方被编程，但是亦可如第4图(B)所示仅编程参考阵列部53侧的虚设单元61。
又，在进行参考阵列部53的编程时，如第5图所示从参考阵列部53的外侧朝中心方向进行编程。如第3图所示采取在核心阵列部51与参考阵列部53的间，设置被编程的虚设阵列部52的情况下，当从参考阵列部53的中心的单元进行编程时，虽然对中心的参考单元进行编程时，会发生泄漏电流，但是在对端部的参考单元进行编程时，并不会发生泄漏电流。例如，在进行第6图所示的Cell(2)的右侧位的写入验证时，是将右侧的位线(3)连接在源极，将左侧的位线(2)连接在汲极，将与汲极线的相邻的源极线相反侧的位线(1)连接在预充电。此时当Cell(2)的汲极线侧的Cell(1)未被编程时，泄漏电流就会从汲极线(位线(2))流至预充电的位线(1)。同样地在对第6图所示的Cell(5)的左侧位进行数据的写入时，由于Cell(5)的汲极线侧的DCell(0)未被编程，所以不会发生泄漏电流从汲极线(第5图所示的位线(6))流至预充电状态的位线(0)。亦即，当从参考单元的中心朝端部进行编程时，虽然在对无任何写入的中心单元进行编程时会发生泄漏电流，但是由于在参考单元的端部设有被编程后的虚设单元61所以不会发生泄漏电流。为了防止这种在参考单元的中心与端部的泄漏电流的变化，第5图所示在从参考阵列部53的外侧朝向中心的方向，进行编程。设于参考阵列部53的外侧的虚设阵列部52，如第4图所示由于端部的虚设单元61必定会被编程，所以通过从外侧朝中心方向进行编程，而能经常性防止泄漏电流的发生。
接着，针对第3图所示的参考阵列部53加以详述。参考阵列部53，为了要与核心阵列部51配合写入、抹除的周期特性，而与核心阵列部51一起进行抹除。的后，在参考阵列A(54)的8单元写入数据″10″，在参考阵列B(55)的8单元写入数据″01″。
在数据读出时，例如当从核心阵列部51的左端选择第2个位时，参考单元A(54)、B(55)亦分别从左端选择第2个位。然后，将读出后的数据″10″与数据″01″的这两个参考单元的电流平均化后成为参考电流。
第7图是显示数据输出入电路10的详细的构成。如第7图所示的数据输出入电路10，是具备有写入/抹除电路21、级联放大器(CascodeAmplifier)22、以及感测放大器(比较电路)23。
写入/抹除电路21是产生写入脉波及抹除脉波以进行对单元阵列5的数据写入及来自单元阵列5的数据抹除。级联放大器22是透过行闸电路9而将位线上所读出的数据或参考单元的电流转换成电压。
感测放大器(比较电路)23是将数据读出时从核心阵列部51所供给的数据的电压，与作为参考单元的电压的参考电压做比较，且进行数据为0或1的判定。判定结果是当作读出数据，并透过输出入缓冲器4供至外部。此外，伴随编程动作及抹除动作的验证动作，是通过将从核心阵列部51所供给的数据的电压，与编程验证用的参考电压或抹除验证用参考电压做比较而进行。编程验证用的参考电压，是通过第7图所示的外部参考单元选择晶体管26而从编程验证用的外部参考单元(亦表记为PGM用外部Ref Cell)24读出。同样地抹除验证用的参考电压，是通过外部参考单元选择晶体管26而从抹除验证用的外部参考单元(亦表记为ER用外部Ref Cell)25读出。通过外部参考单元选择晶体管26而选择的参考电流，是通过级联放大器27转换成电压，且供至感测放大器(比较电路)23。感测放大器(比较电路)23，是比较从核心阵列部51所供给的数据的电压与写入或抹除用的参考电压。
第8图是显示进行从核心阵列部51读出的数据的判定的详细电路的图。如上所述在参考阵列部53设有相同数目的记录有″10″的数据的参考阵列A(54)，及记录有″01″的数据的参考阵列B(55)。在第2图所示的行闸电路9分别选择记录有″10″与″01″的数据的参考单元，且从选择的参考单元流入参考电流。级联放大器22，是将这些参考电流的电流值转换成电压值。在读出时，使第8图所示的开关SW1、SW2短路并求出这些电压值的平均值，且将所求出的平均电压值输出至感测放大器(比较电路)23。另一方面，从核心阵列部51的读出对象的核心单元来看亦从在行闸电路9所选择的位线中读出数据的电流，且在级联放大器22转换成电压值。感测放大器(比较电路)23，是比较数据的电压值与来自参考单元的平均电压值并判定数据为″0″或″1″。
第9图是详细显示核心阵列部51、选择核心阵列部51的存储器单元的行解码器7、以及行闸电路9的图。核心阵列部51是具备有复数条字线WL(第9图中，为了简化起见只代表性地显示一条WL)、复数条金属位线MBL、以及设在字线WL与金属位线MBL的交叉点附近且排列成矩阵状的存储器单元MC。存储器单元MC，是在二条金属位线MBL的间形成有二个。在成为写入或读出的单位的1页上，设有8个存储器单元MC(第9图所示的MC0至MC7)，且能在一个存储器单元MC上记录2位。又由于在二条金属位线的间设有二个存储器单元MC，所以设有用以将存储器单元MC连接在二条位线的次位线SBL。次位线SBL是以扩散层所形成，且与金属位线MBL平行配设，并透过将单元信号当作闸输入的选择晶体管(第9图所示的STr)连接至金属位线MBL。选择晶体管，是对应设于页内的各存储存储器单元而形成有8个。在1页内，由于形成有存储器单元MC(0)至MC(7)的8个存储器单元，所以选择晶体管亦对应此而形成有STr(0)至STr(7)的8个。该选择晶体管STr，是周期性地形成在各页上。核心/参考/虚设用的第1解码器(行解码器)71，是产生并输出用以选择选择晶体管STr的单元信号(0)至单元信号(7)。例如，当选择存储器单元MC(0)的单元信号SEL(0)被输入时，各页的选择晶体管STr(0)会导通，而各页的存储器单元MC(0)会被选择。另外，第9图中虽未图标，但选择晶体管STr亦形成于参考阵列部53及虚设阵列部52，且能以与核心阵列部51共同的译码信号(单元信号(0)至单元信号(7))来选择相符的存储器单元MC。
此外，在单元阵列51形成有将被选择的存储器单元MC连接在接地线及数据线的行闸电路91。通过为了核心/参考用而设的第2解码器的译码信号使其选择驱动行闸电路91，且在所选择的存储器单元MC的位线MBL与次位线SBL连接数据线及接地线中的任一方。又，在与所选择的存储器单元MC的数据线侧相邻接的存储器单元MC的次位线SBL上，连接数据P线。在数据读出时，接地线是连接在接地电位Vss，数据线是连接在感测放大器23，且供给与从数据P线所选择的存储器单元MC的汲极电压(从数据线供给的电压)相等的预充电电压。又，在编程时，从数据线供给编程电压(高电压)，而未供给来自数据P线的预充电电压。
第10图是详细显示虚设阵列部52、选择虚设阵列部52的存储器单元的行解码器7、以及行闸电路9的图。虚设阵列部52是与核心阵列部51、参考阵列部53相同，1页是由8个存储器单元MC所构成。在虚设阵列部52内亦与上述的核心阵列部51、参考阵列部53同样设有选择晶体管STr，且通过来自第1解码器(行解码器)71的译码信号(单元信号)来选择。亦即，选择晶体管STr与第1解码器(行解码器)71，是在核心阵列部51、参考阵列部53、以及虚设阵列部52共同使用。
又，关于选择次位线SBL的虚设用行闸电路92，是在核心阵列部51、参考阵列部53、虚设阵列部52上分开形成。亦即，选择核心阵列部51与参考阵列部53的译码信号及选择虚设阵列部52的译码信号是成为不同的信号。此由于虚设阵列部52是仅使核心阵列部51、参考阵列部53的境界部的存储器单元具有作为编程单元的功能，所以通过与核心阵列部51、参考阵列部53不同的译码信号来控制。
参照第11图所示的流程图针对参考阵列部53与虚设阵列部52的编程顺序加以说明。首先，核心阵列部51的抹除指令是由使用者输入。控制电路2，是当输入指令时，控制列解码器6、行解码器7、以及数据输出入电路10等的各部，且使的执行抹除前的预编程(步骤S1)。所谓预编程，是指对记录有数据1的抹除状态的存储器单元执行编程，且对全部的存储器单元写入数据0的意。该预编程是对核心阵列部51与参考阵列部53进行。
接着，控制电路2，是对核心阵列部51与参考阵列部53成批进行抹除处理。使用第7图所示的写入/抹除电路21来对核心阵列部51与参考阵列部53施加抹除脉波，且进行抹除处理(步骤S2)。在抹除后的临限电压Vt分布中，在临限值最高的位的临限电压Vt变成抹除验证位准以下为止前，反复进行抹除脉波的施加与抹除验证动作。
接着，若能通过抹除验证动作抹除得比预定的临限电压Vt还低，则对核心阵列部51与参考阵列部52进行稍微提高临限电压Vt的写入，并执行软件编程(步骤S3)。通过该软件写入使核心阵列部51与参考阵列部53的存储器单元的临限电压一致。
接着，对境界部分的虚设单元进行编程(步骤S4)，然后对16单元的参考单元分别编程预定的数据(01)与(10)(步骤S5)。依照以上的处理，结束核心阵列的抹除处理。
如此，本实施例是通过事先使参考阵列部53的外侧的虚设单元(第4图(A)所示的虚设单元61)呈已编程的状态，在对参考阵列部53进行编程验证时，其读出特性不会发生因存储存储器单元不同而不良的情形。此外，亦能防止从参考阵列部53进行数据读出时，发生读出特性因存储存储器单元不同而不良情形的。
另外，上述的实施例是为本发明的较佳实施例。但本发明并非限定于此，在未脱离本发明的要旨的范围内仍可做各种变化实施。例如，上述的实施例中，虽以非挥发性半导体存储装置为例进行说明，但是即使在搭载有该非挥发性半导体存储装置的半导体装置中亦可充分适用本发明。
权利要求
1.一种半导体装置，具备有核心阵列，其具有多个存储器单元；参考阵列，其产生用以识别前述存储器单元的存储数据的参考电流；以及虚设单元阵列，其接近所述参考阵列，且至少一个为可编程。
2.如权利要求1所述的半导体装置，其中，所述虚设单元阵列连接在所述核心单元阵列与所述参考单元阵列所连接的字线上，且位于所述核心单元阵列与所述参考单元阵列之间。
3.如权利要求1所述的半导体装置，其中所述虚设单元阵列连接在所述核心单元阵列与所述参考单元阵列所连接的字线上，且位于所述核心单元阵列与所述参考单元阵列之间；所述虚设单元阵列具有接近前述核心单元阵列的其他可编程的虚设单元。
4.如权利要求1至3中任一项所述的半导体装置，其中，所述核心阵列、所述参考阵列、以及所述虚设单元阵列，是相邻的单元共用位元线的虚拟接地型，且可编程的虚设单元的2位元中靠近所述参考单元的位元处于编程状态。
5.如权利要求1至4中任一项所述的半导体装置，其中，更具备有解码器，用以产生共同供至所述核心单元阵列、所述参考阵列以及所述虚设单元阵列的解码信号。
6.如权利要求1至5中任一项所述的半导体装置，其中，还包含控制电路，用以编程参考单元，使其从所述参考单元的两端开始而朝中央前进。
7.如权利要求1至6中任一项所述的半导体装置，其中，还包含控制电路，在抹除所述核心阵列与所述参考阵列的数据后，编程所述虚设阵列端部的所述可编程的虚设单元，之后编程所述参考阵列。
8.如权利要求1至7中任一项所述的半导体装置，其中，所述存储器单元具有绝缘膜的电荷捕获层，且通过在电荷捕获层上蓄积电荷以存储信息。
9.如权利要求1所述的半导体装置，其中，接近所述参考单元的所述可编程的虚设单元处于被编程的状态。
10.如权利要求1所述的半导体装置，其中，所述虚设单元阵列具有其他可编程的虚设单元，且所述参考单元阵列被夹于所述可编程的虚设单元与所述其他可编程的虚设单元之间。
11.如权利要求1所述的半导体装置，其中，所述虚设单元阵列具有多个可编程的虚设单元，且该多个可编程的虚设单元中，仅位于接近所述参考单元阵列的一个或多个可编程的虚设单元系处于被编程的状态。
12.如权利要求1至11中任一项所述的半导体装置，其中，所述可编程的虚设单元与所述参考单元阵列相邻。
13.一种方法，是编程具有参考单元的参考单元阵列的方法，该参考单元系用以识别存储器单元的数据，该方法具有抹除存储器单元及参考单元的数据的步骤；编程位于接近所述参考阵列的虚设单元阵列的虚设单元的步骤；以及所述编程结束后编程所述参考阵列的步骤。
14.如权利要求13所述的方法，其中，编程所述参考单元的步骤，从位于参考阵列两端的单元开始。
全文摘要
本发明的半导体装置，是邻接参考阵列部53的端部，而配置至少一个被编程的虚设单元。因而，在读出参考阵列部53的端部数据时不会发生电流泄漏。又，参考阵列部53的中央侧的存储器单元，由于其相邻的参考单元被编程，所以在从全部的参考单元读出数据时可防止电流泄漏的发生。因而，可稳定供给参考电流。
文档编号H01L27/115GK1998052SQ20048004357
公开日2007年7月11日 申请日期2004年5月11日 优先权日2004年5月11日
发明者木户一成, 笠靖, 山下実, 栗原和弘, 和田裕昭 申请人:斯班逊有限公司, 斯班逊日本有限公司