专利名称：具有双栅finfets的存储器及制造方法
具有分裂(split)栅极器件的存储器和制造方法发明领域本发明涉及动态随机存取存储器(DRAM)，具体地说，涉及利用一个晶体管浮体单元的存储器。
先有技术和相关技术最普通的DRAM单元在电容上存储电荷，并使用单个晶体管来访问电容。最近，有人提出一种单元，在晶体管的浮体上存储电荷。偏置背栅，以便维持浮体中的电荷。
在一种建议中，在硅基片上形成氧化层，并在氧化层上形成有源器件用的硅层(SOI基片)。硅基片用作背栅，并且随后必须相对于硅层被偏置。遗憾的是，氧化层相对较厚，需要相对较高的电压(例如10伏)来进行偏置。
已经提出几种结构来降低这相对较高的偏压，包括使用双栅浮体和硅柱。这些结构都难以制造。这及其他有关技术在M.ChanElectron Device Letters，Jan 1994之后的C.Kuo，IEDM.Dec.2002，；C.Kuo所著IEDM.Dec.2002″双栅浮体单元的假想结构″，T.Ohsawa等人，IEEE Journal of Solid-State Circuits，Vol.37，No.11，November 2002；和David M.Fried等人，″改进独立栅极N-型FinFET的制造与特性″IEEE Electron Device Letters，Vol.24，No.9，September 2003均有描述。
附图的简短说明
图1是存储单元和它与存储器中的外围电路连接的平面图。
图2是起始SOI基片和附加层的剖面正视图。
图3是掩蔽和蚀刻之后图2的结构的平面图。
图4是图3的结构和用于存储器外围电路的基片部分的剖面正视图。
图5图解说明去除氧化层的附加处理之后图4的结构；图6图解说明淀积多晶硅层之后图5的结构。
图7图解说明多晶硅层平面化和淀积硬掩模层之后图6的结构。
图8图解说明蚀刻多晶硅层以限定阵列中的栅极之后图7的结构。
图9是图8阵列的一部分的平面图。
图10A是通过图9的剖面线10A-10A截取的图9的结构的剖面正视图，图解说明离子注入。
图10B是的通过图9的剖面线10B-10B截取的图9结构的剖面正视图，图解说明尖端(tip)注入。
图11A是在多晶硅栅极上形成隔离层之后并且在源极/漏极掺杂过程中图9结构的剖面正视图，该图是通过图9的剖面线11A-11A截取的。
图11B是形成硅化物之后通过图9的剖面线11B-11B截取的图9结构的剖面正视图。
图12是存储器阵列的平面图，用来图解说明为所述阵列制作的金属触点。
图13是存储器阵列的透视图。用来图解说明几个层上各叠加的金属线中的金属触点。
图14是存储器阵列的平面图，用来图解说明另一种金属化布局。
详细说明在以下描述中，描述了一种存储器和该存储器的制造方法。为了对本发明提供透彻的理解，提出许多具体细节，诸如特定的导电类型和金属化安排。对于本专业技术人员来说，显然，不用这些具体细节也可以实施本发明。在其他实例中，众所周知的处理步骤和电路将不予以详细描述，以免不必要地模糊本发明。
图1中示出单一存储单元。图解说明在氧化层上形成的并从硅层蚀刻的硅线条10的一部分。硅线条10包括设置在主体区12的第一相对两侧的一对彼此隔开的掺杂区11和13。在一个实施例中，主体区是p型区，而源极区13和漏极区11被用n型掺杂剂较重地掺杂。
在主体区12的第二相对两侧上形成被标为前栅14和背栅15的一对栅极。栅极14和15分别通过氧化层16和17与硅主体12绝缘。所述栅极由从多晶硅层蚀刻的导电线条，例如多晶硅形成。形成所述栅极的多晶硅线条一般垂直于硅线条10，并在主体区上，诸如在主体区12上被硅线条10中断。
图1的存储单元是耦合到存储器的外围电路的四端器件。所述单元是在单元的阵列中形成的。对于所图解说明的n-沟道实施例，源极区耦合到地，而背栅15耦合到例如-1伏的偏置电源。漏极端子11连接到存储器中的位线23。前栅14连接到存储器中的字线24，以便允许选择单元。所述单元，如将要描述的，是动态随机存取存储单元，因此，所存储的数据要求周期性的刷新。
首先假定，图1的单元没有存储电荷，而且所述单元通过向耦合到栅极14的字线24施加正电位来选定。进而假定，二进制的1将存储在(写入)所述单元，如用电荷的存储所代表的。(二进制0用不存在电荷来代表。)放大器19向位线23提供正电位，使主体区12的反型沟道21导通，如一般发生在场效应晶体管上的。发生这种情况时，在施加于栅极的偏压的影响下，空穴对(一般由碰撞电离产生)向栅极15漂移。从字线24除去所述电位并从位线23除去所述电位之后，这些空穴对仍旧留在主体区12的存储区20。
假定必须确定所述单元存储了二进制的1还是二进制的0。通过向字线23施加正电位来选定所述单元。所述单元移位的阈电压取决于在区域20是否存有空穴。所述单元具有较低的阈电压，就是说，当区域20存有电荷时，它更容易导通。阈电压的这种移位通过读出放大器18来检测，并提供表明所述单元是存储二进制1还是二进制0的读数。这可以提供给I/O输出线或刷新电路，以便刷新所述单元的状态。
可以通过把所述单元的阈电压与交叉耦合读出放大器中的基准单元的阈电压进行比较来确定所述单元的阈电压。可以例如通过使用作基准单元的存储单元上具有较少电荷或者较小偏压来建立基准单元的阈电压。
在一个实施例中，在形成于硅基片30上的氧化层31上制造所述单元。在设置在氧化层31上的单晶硅层32内制造存储器用的有源器件。所述SOI基片在半导体工业上是众所周知的。举例来说，它是通过把硅层结合在基片30上，然后使层32平面化使得它相对较薄而制造的。这相对较薄的低体效应层用于有源器件。形成SOI基片用的其它技术是已知的，包括例如把氧注入硅基片，以形成隐埋氧化层。在随后的各附图中，示出在层31上制造的存储器，未示出下面的硅基片30。
在所述过程的一个实施例中，首先在硅层32上设置保护氧化物33，接着淀积氮化硅层34。掩蔽层34以便限定多个彼此隔开的长形的平行线，并蚀刻与这些线对齐的下面的硅层32。在图3平面图中(还在图4的剖面正视图中)以四条平行线32a、32b、32c和32d的形式示出所得到的结构。
通常，所描述的处理过程包括存储阵列的制造。在SOI基片的一部分上制造所述阵列的同时，可以在SOI基片的其它部分上制造用于存储器的外围电路。图4中，在点线42的左边示出氧化层31上的存储阵列，而在点线42的右边示出也在氧化层31上形成的存储器的逻辑电路部分。
制造所述阵列的一些处理过程也同时用以制造所述逻辑电路部分中的外围电路。例如，当蚀刻氮化硅层34时，可以在诸如由氮化物部分34e表示的逻辑电路部分限定各种各样的特征。然后，当蚀刻层32时，既蚀刻所述阵列又蚀刻逻辑电路部分，例如形成部分32e。
有时需要对所述两个部分中的一个进行单独的处理。图4和5图解说明这样的处理。蚀刻硅层32之后，用保护氧化物41覆盖整个存储器。然后，在存储器的阵列部分上面形成光刻胶层40，留下外露的逻辑电路部分。在逻辑电路部分中，把氧化物41和氮化硅部分34e以及类似于的部分一起除去。接着，在除去光刻胶40之后，从存储器的阵列部分除去保护氧化物41。所得到的结构示于图5。应当指出，在图5中，氧化层31b略为比氧化层31a薄。这是因为需要附加的蚀刻来从逻辑电路部分除去氮化硅而发生的。这还导致在部分32e下面的某种程度的凹蚀。
因而，在制造存储器时，处理过程可以出现在一个或两个部分。用于输入/输出(I/O)数据缓冲区、地址缓冲区、读出放大器、刷新放大器、地址译码器以及支持DRAM存储器阵列所需要的其他电路的逻辑电路部分中的处理是众所周知的，因此，这里不再描述。
对于存储器的任何一部分，都未示出或讨论典型的处理步骤，诸如阱注入、牺牲氧化、不同的清洗步骤，包括栅极氧化物预清洗。预清洗栅极氧化物之后，在外露硅上生长栅极氧化物。应当指出，特别是在阵列部分，栅极氧化物是在硅线条的两侧上生长的。这些线条的顶面用氮化硅覆盖。这种栅极氧化物是相对较薄的，在这些附图中未示出。
形成栅极氧化物之后，在整个基片上面形成多晶硅层42，如图6所示。(应当指出，在图6中，由于牺牲氧化物的去除和栅极氧化物预清洗的缘故，在部分32a-d下已经发生某种程度的凹蚀)。对多晶硅层进行平面化。所述平面化至少在氮化硅线条34a-d的顶部发生，或最好在略微低于这些线条处出现，以保证多晶硅不会有在氮化硅上面延伸的纤维状物或桥。若出现这种情况，则这些寄生途径将使单元的前栅和背栅短路。
可以或者利用化学机械抛光(CMP)或者利用化学平面化处理来完成层42的平面化。在一个实施例中，淀积氧化物，以便在阵列和逻辑电路部分之间提供一般水平的抛光表面。另一个选项是使抗蚀剂形成图案，以便覆盖逻辑电路部分，接着进行干蚀刻处理，除去阵列中的多晶硅，使其降至略微低于部分34a-d上表面的水平。对于所述选项，可以在逻辑电路部分和阵列部分之间形成多晶硅隔离层。所述隔离层不影响电路的功能。
现在，施加硬掩模44，如图7所示，以便允许多晶硅形成图案。掩模44限定多个隔开的平行的多晶硅线条，它们一般垂直于与硬掩模对齐蚀刻的硅线条32。如图8和9所示，这些多晶硅线条42在硅线条32和氮化物线条34的堆叠的交点上中断。这些线条42，如上所述，形成前栅和背栅。除去多晶硅线条之间硅线条顶上的氮化硅。这可以现在完成或在加工过程中的较早期完成。氮化硅保留在硅主体的上面，以便保证每一个存储单元的前栅和背栅仍旧是彼此绝缘的。
现在通过注入进行多晶硅线条的掺杂。这如图10A所示，其中倾斜地进行离子注入。对于所描述的n-沟道实施例，用n型掺杂剂，诸如砷，来掺杂所述多晶硅至相对较高的掺杂级，使得它尽可能导电。多晶硅的导电率并非关键问题，因为栅极的长度小于各扩散线条之间的间隔。
接着，如图10B所示，在各单元体之间硅线条的两侧进行尖端(tip)注入。但是，这也是在与多晶硅注入不同的方向上倾斜地进行的。如一般做法，这种注入相对较轻，使用n型掺杂剂。另外，必要时，可以进行光晕(halo)注入，这是在覆盖单元体的氮化硅部分下倾斜地注入。
在图9的阵列上面形成二氧化硅或氮化硅层，并用各向异性的蚀刻剂蚀刻，如经常做的那样，以便在多晶硅的两侧上形成隔离层。现在用另一种离子注入工艺过程在隔离层之间对硅线条进行掺杂，以便形成单元的主源极和漏极区，如图11A所示。这是一种用n型掺杂剂的相对较重等级的掺杂注入，其中如所描述的，在原来p型掺杂的硅层32内形成n沟道单元。
之后，形成源极/漏极，可以利用众所周知的自对齐硅化(salicide)步骤来减小外露硅的电阻。图11B中示出源极和漏极区上的硅化物(salicide)。若用硬掩模进行蚀刻，则多晶硅具有等于或略微小于硅主体的厚度，然后还将所述多晶硅部分的上表面硅化。若选择较厚的硬掩模，则对于自对准触点来说，阵列多晶硅可以是不硅化的。
首先参见图12，该图也示出具有硅线条32a、32b和32c以及多晶硅线条44a、44b和44c的存储阵列的一部分的平面图。多晶硅线条，如所指出的，是在硅线条处中断的断开的一些段。图中示出沿着硅线条32c的在这些线条的交点上的几个单元，诸如单元54。
对于所述阵列中的每一个源极和漏极区以及所述阵列中的每一个前栅和背栅都形成触点。如可以看到的，尽管每一个单元都是四端器件，但是事实上，在所述阵列的中央部分，因为触点是共享的，所以触点的数目等于单元数目的一半。例如，对于单元50，触点53接触该单元的源极区。该触点还为单元54提供源极区触点。类似地，接触单元50漏极区的触点51为单元52提供漏极区触点。类似地，栅极触点是共享的。例如，单元50和56两者的背栅具有单一触点55。类似地，前栅触点57为两个单元56和58提供前栅控制。图12中示出的所有触点都向上延伸至这些金属层中的一个，其中它们终结在覆盖水平金属线条或桥中。
在一个实施例中，四个金属层用来提供通向阵列中各单元的入口。对于所述实施例，所有源极区都连接到第一金属化层的各线条。在图13中，至源极区60的几个触点都沿着阵列的一个线条，表示为连接到在金属化的第一层上形成的覆盖金属线条61。其他源极区也耦合到各线条，诸如线条61，但是它们未示于图13中，以免使所述图过分复杂。例如，源极区62和沿着该线条的其他源极区也耦合到与金属化的第一层中的线条61平行的线条。类似地，源极区63也耦合到另一线条。对于所描述的实施例，所有这些线条都连接到地电位，如图1所示。
在金属化的第二层中，所有背栅都首先与延伸在相邻背栅触点之间的短线条或桥配对。例如，背栅65和背栅66分别通过触点67和68连接到桥69。这些触点从所述阵列延伸至金属化的第二层。类似地，沿着所述线条的其他背栅也通过桥连接，如通过桥73互联的触点70和72所示。所述阵列中的所有其他背栅都以类似的方式配对。
在金属化层3中，所有前栅都连接到各线条，例如前栅75通过触点76连接到线条77。触点76从所述栅极向上延伸到金属化的第三层，在线条77结束。类似地，其它各线条在所述金属化层中限定并接纳来自其他前栅的触点。层3中的这些线条是所述存储器的字线。
以金属化的第二层为起点延伸至金属化的第三层，触点(诸如80和81)在桥69和73的端部之间的中间形成。这些触点向上延伸到金属化的第三层，以便接触在金属化的第三层形成的线条82。类似地，接触所有其他背栅的所有其他桥都向上引到这一层并连接到各线条，诸如线条82。这些线条连接到偏置电源。
在金属化的第四层上，所有漏极区都连接到各线条。例如，漏极区90通过触点91连接至线条92。触点91从所述阵列中的漏极区延伸至金属化的第四层。类似地，所有其他漏极区都连接到各线条，诸如线条92和93。
作为另一方案，漏极可以连接到金属化的第一层上的位线，而源极连接到金属化的第四层上的接地线条。
若阵列单元尺寸增大，则可以分3个层完成所述金属化。举例来说，若背栅和源极/漏极触点之间有更多间隔，则所有背栅都可以在金属化的第一层中连接。然后前栅和源极都可以通过金属化的第二层连接。漏极通过金属化的第三层连接。这如图14所示。对于不同大小的单元，其它的连接方案也是可能的。
上面描述的存储器可以具有若干个单元子阵列。另外，单元子阵列可以由读出放大器的行或列截开。因此，逻辑电路部分可以包围若干个单元子阵列。
这样，已经公开了一种在SOI基片上制造的，每一个单元使用单一主体器件的DRAM。
权利要求
1.一种存储器包括多条平行的，彼此隔开的，设置在氧化层上的硅线条；多条平行的，彼此隔开的，以一般地垂直于所述硅线条的方式设置在所述氧化层上的导电线条，在所述硅线条的交点上所述导电线条是不连续的，每一个交点在所述硅线条上形成主体区，并且在所述主体区的相对的两侧由所述导电线条形成第一栅极和第二栅极，所述栅极与所述主体区绝缘；以及所述第一栅极连接到所述存储器中的字线，而所述第二栅极连接成偏置所述主体区。
2.如权利要求1所述的存储器，其中用第一导电类型的掺杂剂掺杂所述主体区，而在所述主体区之间的所述硅线条形成用第二导电类型的掺杂剂掺杂的源极和漏极区，所述漏极区连接到所述存储器中的位线。
3.如权利要求1所述的存储器，其中所述各导电线条中相邻的两个导电线条中的第二栅极在第一叠加金属层中通过桥连接在一起，以及其中多个这样的桥在第二叠加金属层中通过偏置线条连接在一起。
4.如权利要求2所述的存储器，其中所述源极区连接到地电位。
5.如权利要求4所述的存储器，其中通过所述第二栅极对所述主体区的偏置包括把所述第二栅极连接到负电位。
6.如权利要求1所述的存储器，其中所述导电线条包括多晶硅。
7.如权利要求6所述的存储器，其中沿着所述导电线条的各垂直侧面设置隔离层。
8.如权利要求1所述的存储器，其中包括与所述存储器一起形成在公共基片上的外围电路。
9.如权利要求2所述的存储器，其中所述第一导电类型是p型，而所述第二导电类型是n型。
10.如权利要求1所述的存储器，其中每一个主体区为存储单元提供电荷存储，以及其中相邻存储单元共享源极区、漏极区、第一栅极和第二栅极。
11.一种存储阵列中的动态随机存取存储单元包括设置在绝缘层上的硅部分；彼此隔开的第一和第二掺杂区，在所述硅部分上，所述第一和第二掺杂区限定它们之间的主体区；形成在所述绝缘层上的第一和第二栅极，所述各栅极与所述主体区绝缘并且设置在所述主体区的相对的两侧；连接到所述第一栅极的字线；连接到所述各掺杂区之一的位线。
12.如权利要求11所述的单元，其中所述栅极包括多晶硅。
13.如权利要求12所述的单元，其中包括在所述栅极两侧形成的隔离层。
14.如权利要求13所述的单元，其中所述掺杂区是n型区。
15.如权利要求14所述的单元，其中所述第二栅极连接到偏置电源。
16.如权利要求15所述的单元，其中所述偏置电源向所述第二栅极提供相对于所述各掺杂区中另一个掺杂区的负电位。
17.一种制造存储器的方法包括在绝缘层上形成多条一般地平行的，彼此隔开的硅线条；在所述绝缘层上形成多条一般地平行的彼此隔开的导电线条，所述多条导电线条由导电材料形成并且垂直于所述多条硅线条，使得当与所述硅线条相交时所述导电线条被中断，所述导电线条在所述硅线条的相对的两侧形成第一和第二栅极；对所述各交点之间的所述硅线条进行掺杂，以便限定被各主体区隔开的各源极和漏极区；把所述第一栅极连接到字线；以及把所述漏极区连接到位线。
18.如权利要求17所述的方法，其中所述源极和漏极区的形成包括以下步骤用第一导电类型的掺杂剂注入所述源极和漏极区，在所述导电线条的两侧形成隔离层，以及再一次用所述第一导电类型的掺杂剂掺杂所述源极和漏极区，使得所述隔离层隔断所述源极和漏极区的各部分。
19.如权利要求18所述的方法，其中包括在所述源极和漏极区上形成硅化物。
20.如权利要求17所述的方法，其中所述导电材料包括多晶硅。
21.如权利要求17所述的方法，其中包括在电气上使所述第二栅极与叠加金属桥以及在所述第二栅极与所述桥之间延伸的第一触点配对。
22.如权利要求21所述的方法，其中包括利用从所述桥的末端与所述金属线条之间的大致中间位置延伸的第二触点把所述桥连接到与所述桥叠加的金属线条。
23.一种存储器包括单元阵列，所述单元具有第一栅极触点、第二栅极触点、源极区触点和漏极区触点；叠加的金属桥，它们连接在叠加的金属层中各第二栅极触点对之间；以及附加的触点，它们接触所述桥并把所述各桥连接到另一个叠加金属层中的线条。
24.如权利要求23所述的存储器，其中所述第一栅极触点连接到所述阵列中的字线。
25.如权利要求24所述的存储器，其中所述漏极区触点连接到所述阵列中的位线。
26.一种存储器包括单元阵列，所述单元具有第一栅极触点、第二栅极触点、源极区触点和漏极区触点；以及所述第二栅极触点连接到第一金属化层中的线条，所述源极区触点和第一栅极触点连接到第二金属化层中的线条，而所述漏极区触点连接到第三金属化层中的线条。
27.如权利要求26所述的存储器，其中所述第一和第三金属化层中的所述各线条彼此平行。
28.如权利要求27所述的存储器，其中所述第二金属化层中的所述各线条垂直于所述第一和第三金属化层中的所述各线条。
全文摘要
描述了一种在SOI基片上制造的DRAM，所述DRAM使用单一主体器件作为存储单元，不依赖于通过SOI的绝缘层的场。通过以下方法来限定浮体器件以与形成在绝缘层上的每一个主体的前栅和背栅两者正交的方式设置各线条。硅线条(10)包括相反导电类型的被主体区(12)隔开的源极(13)和漏极(11)。导电线条延伸在垂直于硅线条(10)的方向上并包括通过相应的隔离层(16，17)与主体区(12)隔开的背栅(15)和前栅(14)。这样，所述DRAM包括双栅FinFETs。
文档编号H01L29/786GK1938836SQ200580009871
公开日2007年3月28日 申请日期2005年3月25日 优先权日2004年3月31日
发明者P·L·D·常 申请人:英特尔公司