专利名称：结型场效应晶体管及其制造方法
技术领域：
本发明涉及一种结型场效应晶体管及其制造方法。特别是涉及改善了漏极电流(IDSS)特性的偏差的结型场效应晶体管。
背景技术：
图4表示现有的结型场效应晶体管90(JFETJunction Field EffectTransistor)的结构。JFET，是在栅电极和沟道之间利用了pn结等耗尽层而非利用了绝缘膜的器件。
如图4所示，现有的JFET90，在p型半导体基板91上设置有n型外延层92，在n型外延层92内形成有n+型漏极区域93和n+型源极区域94，且在n+型漏极区域93和n+型源极区域94之间形成有p+型栅极区域95。
进一步，在n+型漏极区域93和n+型源极区域94之上，介由层间绝缘层97由铝电极形成的、漏电极98和源电极99。另外，在n+型漏极区域93和n+型源极区域94的、与p+型栅极区域95的相反侧，以贯通n型外延层92的方式形成有p+护圈区域96。该p+护圈区域96使其与相邻的JFET元件相隔绝。
在该p+型栅极区域95的形成中，有必要将由夹持在p+型栅极区域95和p型半导体基板91之间的薄的n型外延层92构成的沟道部的厚度设定为期望的厚度。通过对p+型栅极区域95的深度进行控制，可以控制作为栅极·源极间短路时的电压·电流特性的饱和漏极电流IDSS、或JFET的夹断电压VP。
在现有的JFET90中，为了使p+护圈区域96起到与相邻的JFET元件相隔绝的作用，使p+护圈区域96制成为确实贯通到半导体基板91为止。于是，需要高温·长时间的扩散工序例如，需要在1100℃下的1小时的热处理。
但是，由于为了制成p+护圈区域96而需要进行高温下的热处理，便产生从半导体基板91向n型外延层92的p型杂质的延伸。而该延伸，不会相同地产生在晶片面内。
因而，由n型外延层92构成的沟道部的厚度在晶片间、晶片面内变得不均匀，从而成为在栅极·源极间短路时的饱和漏极电流IDSS、或JFET的夹断电压VP上产生偏差的原因。特别是，由于晶片直径越长则晶片面内的热历程的偏差就变得越大，因此具有使IDSS或VP的偏差变大的倾向。
由于对作为JFET的重要特性之一的IDSS特性存在着制品的规格划分，使得IDSS的特性的偏差直接关系到制品成品率。因此，作为JFET的重要的问题之一，便是对IDSS特性的偏差进行抑制。
发明内容
本发明的一实施方式的结型场效应晶体管，具备第1导电型半导体层；第2导电型半导体层，其设置在所述第1导电型半导体层上；元件形成区域，其设置在所述第2导电型半导体层中；和护圈区域，其包围所述元件形成区域；所述护圈区域，具有绝缘分离层，其贯通所述第2导电型半导体层、并到达所述第1导电型半导体层的表面，且在所述绝缘分离层的侧面设置了第1导电型半导体层。
本发明的另一实施方式的结型场效应晶体管的制造方法，在第1导电型半导体层上形成第2导电型半导体层，在所述第2导电型半导体层上形成阻止形成区域，在所述元件形成区域形成有源元件，并形成贯通所述第2导电型半导体层、到达所述第1导电型半导体层的表面的中空的沟槽结构，且在所述沟槽结构的侧面形成所述第1导电型半导体层。
图1是实施方式1的结型场效应晶体管的截面图。
图2是实施方式1的结型场效应晶体管的俯视图。
图3是实施方式1的结型场效应晶体管的制造方法。
图4是现有的结型场效应晶体管的截面图。
具体实施例方式
以下，参照附图对适用了本发明的具体实施方式
详细地进行说明。为了使说明明确化，使以下的记载以及附图，适当地进行省略或简略。还有，在各附图中，对相同要素附加相同的符号，而为了使说明明确化，根据需要省略重复的说明。
本实施方式的结型场效应晶体管(JFETJunction Field EffectTransistor)1的截面图表示在图1中，而其俯视图表示在图2中。在P型半导体基板11之上设置有n型外延层12。在n型外延层12的元件形成区域内形成有n+型漏极区域13和n+型源极区域14。在n+型漏极区域13和n+型源极区域14之间形成有p+型栅极区域15。将形成有n+型漏极区域13、n+型源极区域14、以及p+型栅极区域15的区域作成有源区域。
在有源区域的上面形成有层间绝缘膜16。在n+型漏极区域13上，除去层间绝缘层16而形成有漏电极17。另外，在n+型源极区域14上，除去层间绝缘层16而形成有源电极18。
在本实施方式的JFET1中，在n+型漏极区域13和n+型源极区域14的、与p+型栅极区域15的相反侧，形成有护圈区域19，在所述护圈区域19中包围n型外延层12，并且形成有作为绝缘分离层的沟槽结构20。在此所说的沟槽结构20，是为了使元件彼此分离而设置的沟。在护圈区域19中的沟槽结构20的侧面形成有作为第1导电型半导体层的p+型导电型层21。在该沟槽结构20内，也可以是中空状态；也可以是其侧面由绝缘膜覆盖住。另外，沟槽结构20内也可以被绝缘膜埋入。
沟槽结构20是通过将n型外延层12蚀刻至p型基板11的表面为止而制成的。在沟槽结构20的侧面，形成有p+导电型层21。
通过形成该p+导电型层21，可以使p+型栅极区域15、p+导电型层21、以及p型基板11变为相同电位。因而，如果对漏电极17、源电极18、p+型栅极区域15施加电压，则在p+型栅极区域15的周围和n型外延层12的界面、p+导电型层21和n型外延层12的界面、以及p型基板11和n型外延层12的界面形成有耗尽层。
通过控制该耗尽层，来控制漏极电流。通过使p+型栅极区域15、p+导电型层21、以及p型基板11作成相同电位，便可以容易地控制IDSS特性。
接着，对本实施方式的JFET1的制造方法进行说明(参照图3)。首先，通过在p型基板11之上外延生成而形成n型外延层12(图3(a)、(b))。接着，通过对相当于护圈区域19的部分、例如进行Si蚀刻，而形成沟槽结构20(图3(c))。
其后，通过扩散或斜离子注入而形成p+导电型层21，并形成护圈区域19(图3(d))。通过利用该扩散或斜离子注入，可以使护圈区域19无需进行长时间的热处理，而制成为贯通到p型基板11为止。特别是，在斜离子注入中，由于没有置于高温中的必要性，从而可以很容易地控制元件内的特性。
进一步，在护圈区域19之间通过例如离子注入或扩散，形成n+型漏极区域13和n+型源极区域14和p+型栅极区域15(图3(e))。其后，形成层间绝缘层16，并对n+型漏极区域13和n+型源极区域14的上部选择性地进行蚀刻，且利用铝电极而制成漏电极17和源电极18，从而制造本实施方式的JFET1(图3(f))。
从以上，在本实施方式的JFET1的制造方法中，可以无需进行长时间的热处理，而形成护圈区域19。因而，可以对从半导体基板11向n型外延层22的p型杂质的延伸进行抑制，并可以控制相当于沟道区域的n型外延层12的深度。
另外，在护圈区域19内，由于制成沟槽结构20，并在沟槽结构20的侧面以及底部制成p+导电型层21，从而使p型基板11和p+型栅极区域15和p+导电型层21作成相同电位，并容易地控制在这些和相当于沟道层的n型外延层12之界面所产生的耗尽层。因此，可以制成用于控制IDSS特性的偏差的JFET1。
还有，在所述说明中，利用了在p型基板11上层叠n型外延层12而制成的结型场效应晶体管，但是该导电型也可以是相反的导电型。
另外，在图1中，中空的部分贯通到p型基板11为止，但是在沟槽结构20的侧面形成有第1导电型半导体层，并分离元件彼此之间即可，沟槽结构20的侧面以及底面也可以由绝缘膜覆盖，沟槽结构20的内部也可以由绝缘膜埋入。在沟槽结构20的底面，由于形成有第1导电型的半导体层，从而与形成在沟槽结构20的侧面上的第1导电型半导体层相连接，而使元件分离。进一步，沟槽结构20贯通的部位，并非仅仅是基板，也可以是设置在基板上的与基板相同电位型的半导体层。如以上，本发明并非仅限定于所述的实施方式，而在不超越本发明的要旨的范围内当然可作种种变更。
权利要求
1.一种结型场效应晶体管，具备第1导电型半导体层；第2导电型半导体层，其设置在所述第1导电型半导体层上；元件形成区域，其设置在所述第2导电型半导体层上；和护圈区域，其包围所述元件形成区域；所述护圈区域具有绝缘分离层，其贯通所述第2导电型半导体层，并到达所述第1导电型半导体层的表面；在所述绝缘分离层的侧面设置了第1导电型半导体层。
2.根据权利要求1所述的结型场效应晶体管，其中，所述绝缘分离层，包括中空的沟槽结构。
3.根据权利要求1或2中所述的结型场效应晶体管，其中，所述绝缘分离层的侧面和底面被绝缘膜所覆盖。
4.一种结型场效应晶体管的制造方法，其中，在第1导电型半导体层上形成第2导电型半导体层，在所述第2导电型半导体层上形成元件形成区域，在所述元件形成区域形成有源元件，形成中空的沟槽结构，其贯通所述第2导电型半导体层、到达所述第1导电型半导体层的表面，在所述沟槽结构的侧面形成所述第1导电型半导体层。
5.根据权利要求4所述的结型场效应晶体管的制造方法，其中，所述沟槽侧面的第1导电型半导体层通过斜离子注入而制成。
6.根据权利要求4或5中所述的结型场效应晶体管的制造方法，其中，在所述沟槽侧面或/和底面形成绝缘膜。
7.根据权利要求4～6中任一项所述的结型场效应晶体管的制造方法，其中，在制成所述沟槽结构之后形成所述有源元件。
全文摘要
一种结型场效应晶体管，具备第1导电型半导体层(11)；第2导电型半导体层(12)，其设置在第1导电型半导体层(11)上；元件形成区域，其设置在第2导电型半导体层(12)上；和护圈区域(19)，其包围元件形成区域。护圈区域(19)，具有绝缘分离层其贯通第2导电型半导体层(12)、并到达第1导电型半导体层(11)的表面；且在绝缘分离层的侧面设置了第1导电型半导体层(11)。
文档编号H01L21/02GK1870300SQ200610081878
公开日2006年11月29日 申请日期2006年5月17日 优先权日2005年5月23日
发明者曾根努 申请人:恩益禧电子股份有限公司