专利名称：非易失性半导体存储装置的制作方法
技术领域：
本发明涉及具有单元晶体管的非易失性半导体存储装置，特别涉及一种能够实现读出高速化的非易失性半导体存储装置。
背景技术：
在以往的半导体装置中，作为按每个单元存储多位信息的非易失性半导体装置，公知的是具有如图6所示的单元晶体管的非易失性半导体存储装置(现有例1)。在现有例1的非易失性半导体存储装置中，具有夹持一导电型带状半导体层124a并形成在半导体基体121的表层上的2个带状相反导电型区域123a、123b；从一方的相反导电型区域123a到半导体层124a的一方侧面，经由绝缘膜122a而形成的第1浮栅127a；从另一相反导电型区域123b挂在半导体层124a的另一方侧面，并经由绝缘膜122b而形成的第2浮栅127b；和在半导体层124a的上部表面上经由绝缘膜128而形成的控制栅130a(参照专利文献1)。根据现有例1的非易失性半导体存储装置，能提高结构自身的可靠性，且即使进行过大的写入也能维持捕获电荷的局部化，而且能够抑制阈值电压的偏差，可以实现仅对浮栅127a、127b与相反导电型区域123a、123b重叠的部分的微细化。
另外，在以往的半导体存储装置中，公知有如图7及图8所示的非易失性半导体存储装置(现有例2)。在现有例2的非易失性半导体存储装置中，对于存储器单元来说，具备在基板210表面上相隔并列设置的第1扩散区域207a及第2扩散区域207b；在第1扩散区域207a及第2扩散区域207b之间区域的基板201上，经由绝缘膜202而配设的浮栅203；和在单元区域以外的选择栅203下面的基板201的表面上，沿着与选择栅203交叉的方向配设的第3扩散区域(图7的221)；具有在第1扩散区域207a和选择栅203之间的第1区域、及第2扩散区域207a和选择栅203之间的第2区域上经由绝缘膜202而配设的浮栅206；和在浮栅206和选择栅203上经由绝缘膜208而配设的控制栅211；并且由第1扩散区域207a、浮栅206、控制栅211、和选择栅203构成第1单位单元，由第2扩散区域207b、浮栅206、控制栅211、和选择栅203构成第2单位单元。选择栅203在1个擦除块223内具有1对SG0及SG1(参照图9)。从相对平面的法线方向观察，则SG0及SG1分别形成为梳状，在SG1的梳齿间隙内隔着规定的间隔配置SG0的梳齿部分。SG0及SG1与擦除块223内的整个单位单元电连接。在此，擦除块由多个单位单元构成，是由在进行擦除动作时同时从浮栅206引出电子的整个单位单元构成的块(对于擦除动作会在后面进行叙述)。SG0与选择栅驱动电路222a电连接，SG1与选择栅驱动电路222b电连接。在现有例2的非易失性半导体存储装置中，通过对选择栅203施加正电压，在单元区域内的选择栅203下的基板201表面上会形成反转层220。现有例2的非易失性半导体存储装置与现有例1的非易失性半导体存储装置的不同点如下(1)存在选择栅203的点；(2)在对选择栅203施加正电压时，在单元区域内的选择栅203下形成反转层220的点；(3)将浮栅206下面作为沟道来使用的点。
参照
现有例2的非易失性半导体存储装置的动作。图10是用于说明现有例2的半导体存储装置的读出动作(在浮栅上不积蓄电子状态时的读出动作)的模式图。图11是用于说明现有例2的半导体存储装置的擦除动作的模式图。
参照图10，则在读出动作中、在浮栅206上不积蓄电子的状态(擦除状态阈值电压低)下，通过向控制栅211、选择栅203、和第3扩散区域(图7的221)施加正电压，电子e从第2扩散区域207b在浮栅206的正下方的沟道移动，并且，在形成于选择栅203下面的反转层220移动，移动到第3扩散区域(图7的221)。另一方面，在浮栅206中积蓄有电子的状态(写入状态阈值电压高)下，即使向控制栅211、选择栅203、和第3扩散区域(图7的221)施加正电压，在浮栅206处也不存在沟道，因此电子e不流动(未图示)。通过判断电子e是否流动的数据(0/1)来进行读出。
参照图11，在擦除动作中，向穿过擦除块(图9的223)内的所有控制栅211施加负的高电压，向基板201施加正的高电压，由此，电子e从浮栅206穿过浮栅206下的绝缘膜205(隧道氧化膜)被引出到基板201上，使得擦除块内的整个单位单元被擦除。此外，虽然未图示，但也有如下情况，即，通过向控制栅211施加负的高电压，向选择栅203施加正的电压，电子e从浮栅206穿过浮栅206侧壁的隧道氧化膜205向选择栅203引出而被擦除。
根据现有例2的非易失性半导体存储装置，与现有例1的非易失性半导体存储装置相比，其构成为通过将选择栅203的沟道作为漏极而进行读出，不经由一方单位单元的非对象存储节点，而进行夹持选择栅203并与非对象存储节点对置而独立的另一方单位单元的对象存储节点的读出，由于实际上发挥作为1位单元的功能，因此，有利于得到稳定的电路动作。
(专利文献1)特开第3249811号公报但是，在现有例2的非易失性半导体存储装置中，由于在含有多个存储器单元的擦除块内，只将选择栅2分割，所以在读出时，具有不能高速进行读出的可能性。即，在现有例2的非易失性半导体存储装置中，由于选择栅203(例如多晶硅)的长度容易变长，因此，距离选择栅驱动电路远的单元的选择栅203的电阻容易变大。另外，由于选择栅203(多晶硅)的面积容易变大，所以，选择栅203的寄生电容容易变大。若选择栅203的寄生电容及电阻大，则到达用于选择单元所需的电位为止会花费时间，从而不能高速进行读出。
发明内容
本发明的主要课题是能够实现读出的高速化。
本发明的第1观点中，在具有单元晶体管的非易失性半导体存储装置，一个单位单元由以下部件构成经由第1绝缘膜而被配设在基板上的第1区域选择栅；经由第2绝缘膜而被配设在与所述第1区域相邻的第2区域的浮栅；与所述第2区域相邻并被设置在所述基板表面上的第3区域的扩散区域；和经由第3绝缘膜而被配设在所述浮栅上的控制栅；所述选择栅在由所有的单位单元构成的擦除块内被分割成3个以上，所述单位单元在进行擦除动作时，同时从所述浮栅引出电子，分割后的各个所述选择栅，从相对平面的法线方向观察，被形成为多个梳齿部分从公共线延伸的梳状，分割后的第1所述选择栅的梳齿部分，在相邻的第2所述选择栅的梳齿间隙内隔开规定的间隔而被配置。
在本发明的所述非易失性半导体存储装置中，优选分割后的各个所述选择栅中被配置在两端的第1选择栅及第2选择栅的梳齿部分，只沿着相对公共线成直角方向的单侧延伸；配置在所述第1选择栅及所述第2选择栅之间的第3选择栅的梳齿部分，沿着相对公共线成直角方向的两侧延伸。
在本发明的所述非易失性半导体存储装置中，优选所述选择栅在所述擦除块内被分割成4个以上；分割后的各个所述选择栅从相对平面的法线方向观察，被形成为多个梳齿部分从公共线延伸的梳状；分割后的各个所述选择栅的梳齿部分，只沿着相对公共线成直角方向的单侧延伸。
本发明的第2观点中，在具有单元晶体管的非易失性半导体存储装置中，单位单元由以下部件构成经由第1绝缘膜而被配设在基板上的第1区域的选择栅；经由第2绝缘膜而被配设在与所述第1区域相邻的第2区域的存储节点；与所述第2区域相邻并被设置在所述基板表面上的第3区域的扩散区域；和经由第3绝缘膜而被配设在所述存储节点上的控制栅；具有由多个所述单位单元构成的擦除块，所述选择栅被分割成多个，以使所述擦除块进一步被分割成多个，各个被分割的选择栅通过各个选择栅所具有的选择栅驱动电路驱动。
在本发明的所述非易失性半导体存储装置中，所述擦除块的分割数优选为3以上。
在本发明的所述非易失性半导体存储装置中，优选所述选择栅驱动电路所驱动的选择栅布线的时间常数大致相等。
根据本发明(技术方案1-6)，能够高速地进行读出。即，由于选择栅的长度与以往相比变短，所以，距离选择栅驱动电路远的单元的选择栅的电阻下降。另外，选择栅的面积与以往相比变小，因此选择栅的寄生电容变小。若选择栅的寄生电容及电阻变小，则到达用于选择单元所需的电位为止的时间变短，从而能够高速地进行读出。
根据本发明(技术方案3、6)，能够使分割后的各个选择栅的长度及面积全部统一，因此，可使各个选择栅到达所需电位的时间恒定。由此，与选择的单元无关，可以实现高速的读出。
图1是模式地表示本发明实施方式1的半导体存储装置的结构的局部俯视图。
图2是模式地表示本发明实施方式1的半导体存储装置的结构的(图1的X-X’之间的)局部剖面图。
图3是模式地表示本发明实施方式1的半导体存储装置的擦除块中的选择栅的结构的局部俯视图。
图4是模式地表示本发明实施方式2的半导体存储装置的结构的局部俯视图。
图5是模式地表示本发明实施方式2的半导体存储装置的擦除块中的选择栅的结构的局部俯视图。
图6是模式地表示现有例1的半导体存储装置的结构的部分剖面图。
图7是模式地表示现有例2的半导体存储装置的结构的局部俯视图。
图8是模式地表示现有例2的半导体存储装置的结构的(图7的)Y-Y’之间的局部剖面图。
图9是模式地表示现有例2的半导体存储装置的擦除块中的选择栅的结构的局部俯视图。
图10是用于说明现有例2的半导体存储装置的读出动作(在浮栅中没有积蓄电子的状态时的读出动作)的模式图。
图11是用于说明现有例2的半导体存储装置的擦除动作的模式图。
图中1、201-基板(p型硅基板)，1a-阱(well)，2、202-绝缘膜(硅氧化膜、选择栅绝缘膜)，3、3a～3i、203-选择栅(多晶硅膜、半导体膜)，4、204-绝缘膜(硅氮化膜)，5、205-绝缘膜(硅氧化膜、隧道氧化膜)，6、206-浮栅(多晶硅膜、半导体膜)，7-扩散区域(局部位线)，7a、207a-第1扩散区域(局部位线)，7b、207b-第2扩散区域(局部位线)，8、208-绝缘膜(ONO膜)，8a-硅氧化膜(ONO底部氧化膜)，8b-硅氮化膜，8c-硅氧化膜(ONO顶部氧化膜)，9、209-绝缘膜(硅氧化膜、热氧化膜)，11、211-控制栅(字线、多晶硅)，20、220-反转层，21、221-第3扩散区域(埋入扩散区域、公共源极扩散区域)，22a～22i、32a～32p-选择栅驱动电路，23、31、223-擦除块，33、33a～33p-选择栅，121-半导体基板，122a、122b-绝缘膜，123a、123b-相反导电型区域，124a-半导体层，127a-第1浮栅，127b-第2浮栅，128-绝缘膜，130a-控制栅，222a、222b-选择栅驱动电路。
具体实施例方式
(实施方式1)参照附图，说明本发明实施方式1的非易失性半导体存储装置。图1是模式地表示本发明实施方式1的半导体存储装置的结构的局部俯视图。图2是模式地表示本发明实施方式1的半导体存储装置的结构的(图1的X-X’之间的)局部剖面图。图3是模式地表示本发明实施方式1的半导体存储装置的擦除块中的选择栅的结构的局部俯视图。
半导体存储装置是对每个单元存储2位信息的非易失性半导体存储装置。半导体存储装置包括基板1、绝缘膜2、选择栅3、绝缘膜4、绝缘膜5、浮栅6、第1扩散区域7a、第2扩散区域7b、绝缘膜8、绝缘膜9、控制栅11、和第3扩散区域(图1的21)。半导体存储装置中的1个单位单元如图2中由点划线表示那样，由1个第2扩散区域7b、1个浮栅6、控制栅11、和选择栅3构成。半导体存储装置中的2位单元构成为将1个选择栅3公用来将2个单位单元线对称配置。即，在图2中，2位单元的另一方单位单元，由1个第1扩散区域7a、1个浮栅6、控制栅11、和选择栅3构成。
基板1是P型硅基板。基板1在选择栅3及浮栅6的下面具有阱1a。阱1a是p-型扩散区域。阱1a也称为共通源极扩散区域。
参照图1，则在基板1中，成为连结第2扩散区域7b和第3扩散区域21的通路的沟道，在从上方观察基板1时的形状为，具有沿着与选择栅3的平面形状相关而规定的1个方向，从1个第3扩散区域21侧延伸的第1路径L；从1个第3扩散区域21侧延伸的第1路径L的端部弯曲，并沿着相对第1方向成规定角度(例如直角)的第2方向，延伸到第2扩散区域7b侧的第2路径S。当对选择栅3施加正电压时，第1路径L中单元区域内的选择栅3下的沟道成为反转层。在第2路径S中，浮栅6的下面也作为沟道区域来使用(参照图1、图2)。同样地，成为连结第1扩散区域7a和第3扩散区域21的通路的沟道区域，在从上方观察基板1时的形状为，具有沿着选择栅3的纵长方向，从1个第3扩散区域21侧延伸的第1路径；第1路径的端部弯曲，沿着相对第1方向成规定角度(直角)的第2方向延伸到第1扩散区域7a侧的第2路径。
绝缘膜2被设置在选择栅3和基板1之间(参照图2)。绝缘膜2例如可以使用硅氧化膜。绝缘膜2也称为选择栅绝缘膜。
选择栅3是设置在绝缘膜2上的导电膜(参照图2)。选择栅3例如可以使用多晶硅。选择栅3在1个擦除块23内被分割成3个以上(在现有例2中分割成2个)，例如在图3中，被分割为选择栅3a、3b、3c、3d、3e、3f、3g、3h、3i等9个。此外，也可以将选择栅3分割为多个，以使擦除块23进一步分割为多个。选择栅3a，从相对平面的法线方向观察，被形成为梳齿部分从公共线(图3的横线部分)向图3的下侧延伸的梳状。选择栅3b、3c、3d、3e、3f、3g、3h，从相对平面的法线方向观察，分别被形成为梳齿部分从公共线向图3的上侧及下侧两方延伸的梳状。选择栅3i，从相对平面的法线方向观察，被形成为多个梳齿部分从公共线向图3的上侧延伸的梳状。选择栅3b的梳齿部分被配置在与对应的选择栅3d、3f、3h的梳齿部分相同的直线上。选择栅3c、3e、3g的梳齿部分被配置在与对应的选择栅3a、3i的梳齿部分相同的直线上。选择栅3b的梳齿部分在选择栅3a、3c的梳齿间隙中以规定的间隔(相互卡住的方式)配置。选择栅3d的梳齿部分在选择栅3c、3e的梳齿间隙中以规定的间隔被配置成相互卡住的状态。选择栅3f的梳齿部分在选择栅3e、3g的梳齿间隙中以规定的间隔(相互卡住的方式)被配置。选择栅3h的梳齿部分在选择栅3g、3i的梳齿间隙中以规定的间隔(相互卡住的方式)被配置。选择栅3a、3b、3c、3d、3e、3f、3g、3h、3i与擦除块23内的一部分单位单元电连接。在此，擦除块23由多个单位单元构成，是由在进行擦除动作时，同时从浮栅6引出电子的所有单位单元构成的块。选择栅3a、3b、3c、3d、3e、3f、3g、3h、3i分别与选择栅驱动电路22a、22b、22c、22d、22e、22f、22g、22h、22i电连接。
绝缘膜4被设置在选择栅3上(参照图2)。
绝缘膜5被设置在绝缘膜4的侧壁、选择栅3的侧壁、绝缘膜2的侧壁、基板1的上面，与浮栅6之间。绝缘膜5可以使用例如硅氧化膜(参照图2)。绝缘膜5也称为隧道氧化膜。
浮栅6是存储节点，其经由绝缘膜5而被设置在由选择栅3及绝缘膜4的层叠体构成的选择栅结构的两侧上(参照图2)。浮栅6可以使用例如多晶硅。观察剖面，则浮栅6形成为侧壁(side well)状(参照图2)，从平面方向观察，则被配设成岛状(参照图1)。
第1扩散区域7a及第2扩散区域7b是设置在基板1的规定区域(相邻的浮栅6之间)上的n+型扩散区域，沿着选择栅3(选择栅3的梳齿部分)延伸的方向而被配设(参照图1、2)。第1扩散区域7a及第2扩散区域7b，利用与选择栅之间的关系，在写入时成为单元晶体管的漏极区域，在读出时成为源极区域。第1扩散区域7a及第2扩散区域7b也称为局部位线。第1扩散区域7a及第2扩散区域7b的杂质浓度相同。
绝缘膜8是配置在浮栅6和控制栅11之间的绝缘膜(参照图2)。绝缘膜8可以使用由例如具有高绝缘性、相对介电常数高，且适于薄膜化的硅氧化膜8a、硅氮化膜8b、硅氧化膜8c构成的ONO膜。
绝缘膜9是配置在硅氧化膜8a和基板1(基板1的第1扩散区域7a及第2扩散区域7b)之间的绝缘膜(参照图2)。绝缘膜9可以使用例如由热氧化产生的硅氧化膜(热氧化膜)，或可以使用由CVD法成膜的硅氧化膜。
控制栅11在与选择栅3的纵长方向正交的方向上延伸，并与选择栅3(3a、3b、3c、3d、3e)立体交叉(参照图1)。控制栅11在与选择栅3的交叉部处，与被设置在选择栅3的上层的硅氧化膜8c的上面对接(参照图2)。控制栅11经由绝缘膜5、浮栅6及绝缘膜8，设置在由选择栅3及绝缘膜4的层叠体构成的选择栅结构的两侧上(参照图2)。控制栅11由导电膜构成，可以使用例如多晶硅。在控制栅11的表面，也可以设置高熔点金属硅化物(未图示)，构成低电阻化的结构。控制栅11成为字线。
第3扩散区域21是n+型扩散区域，其成为单元晶体管的源极/漏极区域(参照图1)。第3扩散区域21在单元区域外向与选择栅3的纵长方向正交的方向延伸，与选择栅3立体交叉。第3扩散区域21在与选择栅3的交叉部处，形成在被设置于选择栅3的下层的绝缘膜2的正下方的基板1的表层上(未图示)。
此外，实施方式1的非易失性半导体装置中的2位单元的剖面(图2的局部剖面图)，具有与现有例2的非易失性存储装置中的2位单元的剖面(图8的局部剖面图)相同的结构。另外，实施方式1的非易失性半导体存储装置，除了各构成部的平面图案之外，从阱1a的形成到控制栅11的形成，都可通过与现有例2的非易失性存储装置的制造方法相同的制造方法来制造。
接着，说明本发明实施方式1的半导体存储装置的动作。
在读出动作中，例如只从选择栅驱动电路22a向选择栅3a施加正电压，对于选择栅3a以外的选择栅3b、3c、3d、3e、3f、3g、3h、3i施加0V电压(参照图3)，所述选择栅驱动电路22a与选择栅3a、3b、3c、3d、3e、3f、3g、3h、3i中作为读出对象的单元的选择栅3a电连接。另外，对成为读出对象的单元的控制栅11、第3扩散区域21也施加正电压(参照图2)。此外，只对成为读出对象的单元施加电压的状态，也可以与现有例2的半导体存储装置的读出动作的施加电压的状态(参照图10)相同。例如，向控制栅11施加VCG＝6V的电压，向选择栅3(与图3的选择栅3a对应的栅极)施加VSG＝5V的电压，向成为漏极侧的第3扩散区域21(埋入扩散层)施加VCS＝1.4V的电压，向成为源极侧的第2扩散区域7b(埋入扩散层)、及基板1施加接地电位(GND＝0V)。由此，在浮栅6上没有积蓄电子的状态(擦除状态阈值电压低)下，电子e从第2扩散区域7b沿着浮栅6的正下方或侧壁附近的沟道区域移动，并且，沿着在选择栅3的下面形成的反转层移动，移动到第3扩散区域(图1的21)。另一方面，在浮栅6上积蓄有电子的状态(写入状态阈值电压高)下，由于在浮栅6下不存在沟道，所以电子e不流动(未图示)。通过判断电子e是否流动的数据(0/1)来进行读出。
在擦除动作中，向穿过擦除块(图3的23)内的所有控制栅11施加负的高电压，向基板1施加正的高电压。该点与现有例2的半导体存储装置的擦除动作(参照图11)相同。此外，虽然未图示，但是还有向穿过擦除块(图3的23)内的所有控制栅11施加负的高电压，向穿过擦除块(图3的23)内的规定选择栅3(例如，图3的3b、3d、3f、3h)施加正的电压来进行擦除的情况。
根据实施方式1，能够高速地进行读出。即，由于选择栅3(例如多晶硅)的长度与以往相比变短，所以，距离选择栅驱动电路远的单元的选择栅3的电阻下降。另外，由于选择栅3的面积与以往相比变小，所以，选择栅3的寄生电容变小。选择栅3的寄生电容及电阻变小，则到达用于选择单元所需的电位为止的时间变短，从而，能够高速地进行读出。
(实施方式2)参照附图，说明本发明实施方式2的非易失性存储装置。图4是模式地表示本发明实施方式2的半导体存储装置的结构的局部俯视图。图5是模式地表示本发明实施方式2的半导体存储装置的擦除块中的选择栅的结构的局部俯视图。
实施方式2的非易失性半导体存储装置，其擦除块31内的选择栅33a～33p的平面图案、及选择栅驱动电路32a～32p的个数，与实施方式1的非易失性半导体存储装置的结构相同。此外，实施方式2的非易失性半导体存储装置的2位单元的剖面，与实施方式1的非易失性半导体存储装置的2位单元的剖面(参照图2)相同。
选择栅33在1个擦除块31内被分割成4个以上(在现有例2中被分割成2个)，例如，在图5中，被分割成选择栅33a～33p，共计16个。从相对平面的法线方向观察，选择栅33a、33c、33e、33g、33i、33k、32m、32o形成为多个梳齿部分从公共线(图5的横线部分)向图5的下侧延伸的梳状。从相对平面的法线方向观察，选择栅33b、33d、33f、33h、33j、33l、33n、33p形成为多个梳齿部分从公共线(图5的横线部分)向图5的上侧延伸的梳状。选择栅33a的梳齿部分，被配置在与对应的选择栅33d、33e、33h、33i、33l、33m、33p的梳齿部分相同的直线上。选择栅33b的梳齿部分，被配置在与对应的选择栅33c、33f、33g、33j、33k、33n、33o的梳齿部分相同的直线上。选择栅33a的梳齿部分，在选择栅33b的梳齿间隙中以规定的间隔(相互卡住的方式)被配置，选择栅33a和选择栅33b成为1对。同样，33c和33d，33e和33f，33g和33h，33i和33j，33k和31，33m和33n，33o和33p分别成为1对。选择栅33a～33p与擦除块31内的一部分单位单元电连接。选择栅33a～33p分别与选择栅驱动电路32a～32p电连接。选择栅驱动电路32a～32p所驱动的各个选择栅33a～33p的布线的时间常数大致相等。
根据实施方式2，得到了与实施方式1相同的效果，并且，能够将各个选择栅33a～33p的长度及面积全部统一，由此，能够使各个选择栅33a～33p到达所需电位的时间恒定。由此，与选择的单元无关，可以实现高速的读出。
权利要求
1.一种非易失性半导体存储装置，其中，一个单位单元由以下部件构成经由第1绝缘膜而被配设在基板上的第1区域的选择栅；经由第2绝缘膜而被配设在与所述第1区域相邻的第2区域的浮栅；与所述第2区域相邻并被设置在所述基板表面上的第3区域的扩散区域；和经由第3绝缘膜而被配设在所述浮栅上的控制栅；所述选择栅，在由所有的单位单元构成的擦除块内被分割成3个以上，所述单位单元在对擦除块的所有单位单元进行擦除动作时，同时从所述浮栅引出电子，分割后的各个所述选择栅，从相对平面的法线方向观察，被形成为多个梳齿部分从公共线延伸的梳状，分割后的第1所述选择栅的梳齿部分，在相邻的第2所述选择栅的梳齿间隙内隔开规定的间隔而被配置。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，分割后的各个所述选择栅中被配置在两端的第1选择栅及第2选择栅的梳齿部分，只沿着相对公共线成直角方向的单侧延伸，配置在所述第1选择栅及所述第2选择栅之间的第3选择栅的梳齿部分，沿着相对公共线成直角方向的两侧延伸。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述选择栅在所述擦除块内被分割成4个以上，分割后的各个所述选择栅，从相对平面的法线方向观察，被形成为多个梳齿部分从公共线延伸的梳状，分割后的各个所述选择栅的梳齿部分，只沿着相对公共线成直角方向的单侧延伸。
4.一种非易失性半导体存储装置，其中，单位单元由以下部件构成经由第1绝缘膜而被配设在基板上的第1区域的选择栅；经由第2绝缘膜而被配设在与所述第1区域相邻的第2区域的存储节点；与所述第2区域相邻并被设置在所述基板表面上的第3区域的扩散区域；和经由第3绝缘膜而被配设在所述存储节点上的控制栅；具有由多个所述单位单元构成的擦除块，所述选择栅被分割成多个，以使所述擦除块进一步被分割成多个，各个被分割的选择栅通过各个选择栅所具有的选择栅驱动电路来驱动。
5.根据权利要求4所述的非易失性半导体存储装置，其特征在于，所述擦除块的分割数为3以上。
6.根据权利要求4所述的非易失性半导体存储装置，其特征在于，所述选择栅驱动电路所驱动的选择栅布线的时间常数大致相等。
全文摘要
一种非易失性半导体存储装置，其中，一个单位单元由以下部件构成配置在基板上的第1区域的选择栅(3(3a～3i))；配置在与第1区域相邻的第2区域的浮栅(6)；与第2区域相邻并被设置在基板(1)表面上的第3区域的扩散区域(7b)；和配置在浮栅上的控制栅(11)，选择栅(3)在由所有的单位单元构成的擦除块内被分割为3个以上，所述单位单元在进行擦除动作时，同时从所述浮栅引出电子，分割后的各选择栅(3a～3i)从相对平面的法线方向观察，被形成为多个梳齿部分从公共线延伸的梳状，选择栅(例如3b)的梳齿部分，在相邻的选择栅(例如3a、3c)的梳齿间隙内隔开规定的间隔而被配置。从而实现了读出的高速化。
文档编号H01L29/788GK1866526SQ20061008187
公开日2006年11月22日 申请日期2006年5月17日 优先权日2005年5月17日
发明者须藤直昭, 金森宏治 申请人:恩益禧电子股份有限公司