专利名称：半导体装置及其制造方法
技术领域：
本发明，涉及一种半导体装置及其制造方法，特别是涉及具有全硅化物(FUSI＝Fully Silicided)化了的栅极电极的半导体装置及其制造方法。
背景技术：
近年，伴随着半导体集成电路装置的高集成化、高功能化及高速化，在栅极电极上使用金属材料的研究正在盛起。作为金属材料的候选，有金属氮化物、具有不同工作系数的两种纯金属形成的双重金属(Dual Metal)及用金属硅化物作为硅整体的全硅化物(Fully Silicided)，但是，因为能够继承现有的硅工艺技术，全硅化物(Fully Silicided)作为有力的技术得到瞩目。
使用全硅化物(Fully Silicided)的金属氧化物半导体电场效应晶体管(MOSFET＝metal-oxide-semiconductor field effect transistor)的构造及制造方法记载在下列非专利文献1及非专利文献2中。
图16，是表示具有以前的全硅化物化了的栅极电极构造的半导体装置的构成剖面图。图17(a)至图17(d)，是表示图16所示半导体装置的制造方法的工序顺序的构成剖面图。
通过以前的制造全硅化物型半导体装置的方法说明的话，首先，如图17(a)所示，在由硅形成的半导体衬底1的上部，有选择地形成绝缘元件(晶体管)的元件隔离区域2。其后，通过离子注入法，在半导体衬底1的上部形成p型阱3。接下来，在半导体衬底1上形成栅极绝缘膜4以后，在栅极绝缘膜4上顺次沉积构成栅极电极的多晶硅膜5及保护该多晶硅膜5的硅氧化膜6。其后，通过平板印刷法及干蚀刻法，图案化由栅极绝缘膜4、多晶硅膜5及硅氧化膜6形成的栅极电极形成膜7。接下来，利用以栅极电极形成膜7为掩模的离子注入，在p型阱3上形成浅源·漏极扩散层8。
接下来，如图17(b)所示，在半导体衬底1上以覆盖栅极电极形成膜7的形式沉积绝缘膜，对沉积后的绝缘膜进行回蚀刻，在栅极电极形成膜7的两侧面上形成绝缘性的侧壁9。接下来，以栅极电极形成膜7及侧壁9为掩模使用离子注入法，在p型阱3的栅极电极形成膜7的两侧形成深源·漏极扩散层10。接下来，在半导体衬底1上沉积了镍膜(未图示)后，实施退火，通过使构成半导体衬底1的深源·漏极扩散层10的硅和与该硅接触的镍膜相互反应，硅化物化源·漏极扩散层10上部的硅区域。其后，在通过除去未反应的镍膜，在源·漏极扩散层10上有选择地形成镍硅化物层11。接下来，在半导体衬底1上沉积由氧化硅形成的层间绝缘膜12。其后，通过化学机械研磨(CMP)法，在平整层间绝缘膜12的同时，研磨到侧壁9的上端。
接下来，如图17(c)所示，通过蚀刻法，蚀刻硅氧化膜6，露出其下部的多晶硅膜5。接下来，例如将镍等的金属膜13沉积在层间绝缘膜12、侧壁9及从该侧壁9露出的多晶硅膜5上。
接下来，如图17(d)所示，通过实施退火，使包含在栅极电极形成膜中的多晶硅膜5和与该多晶硅膜5接触的金属膜13相互反应，形成由镍硅化物层形成的全硅化物化了的栅极电极14。由此，完成了图16所示的以前的半导体装置。
这样，栅极电极14被全硅化物化的结果，可以使栅极电极14低电阻化，就能够谋求器件的高速化。
(非专利文献1)D.Aime et al.，IEDM Tech.Digest，p.87(2004)(非专利文献2)J.A.Kittl et al.，Symp.of VLSI Technology，p.72(2005)(专利文献1)特开2000-252462号公报(发明所要解决的课题)然而，上述以前的半导体装置及其制造方法，在栅极电极14中使用全硅化物电极之际，栅极长度或栅极面积大的情况下，具有栅极电极整体不能被全硅化物化而残留未反应的多晶硅的问题。还有，金属膜13和构成栅极电极形成膜7的多晶硅膜5的反应进行的过度，会产生形成栅极电极内的局部组织不同的多晶硅化物的问题。
在图18(a)及图18(b)中，表示了全硅化物化了的栅极电极14上发生的问题。图18(a)中，包含在第一区域A的晶体管是栅极长度(栅极面积)比较小的晶体管，例如是构成逻辑电路或静态随机访问存储器(static random ac-ess memory)电路等的内部电路的晶体管。相对于此，包含在第二区域B的晶体管与包含在第一区域A的晶体管相比，是栅极长度(栅极面积)大的晶体管，例如是构成输出入电路的晶体管。
如图18(a)所示，在露出的多晶硅膜5上沉积金属膜13之际，金属膜的膜厚tMetal与第一区域A的多晶硅膜5的膜厚tsi的比值tMetal/tsi相比，金属膜的膜厚tMetal与第二区域B的栅极电极中央部的多晶硅膜5的膜厚tsi的比值tMetal/tsi要小。这是因为，第一区域A的栅极长度的两倍值还比金属膜13的膜厚小，还有，第二区域B的栅极长度的两倍值比金属膜13的膜厚大的情况下效果变得显著。
其结果，如图18(b)所示，因为第一区域A的栅极电极14A被全硅化物化，第二区域B的栅极电极14B的栅极长度或栅极面积大，而金属膜13的供给在多晶硅膜5的中央部又不充分，所以，如图18(b)所示在多晶硅膜5的中央下部容易产生未反应区域5a。用这样的未反应区域5a生成栅极电极14B的话，阈值电压等的特性的偏差就会产生，就不能得到所希望的晶体管特性。
再有，第二区域B中，由于金属膜13也沉积到了侧壁9的内壁上，内壁上沉积了的金属膜13比其他部分的膜厚大。为此，与多晶硅膜5的侧壁9连接的部分上过多地提供了金属的结果，与栅极电极14B的中央部分的硅化物组成不同，也就是生成了金属过剩的部分16。这样的金属过剩的部分16生成栅极电极14B的话，栅极电阻就产生偏差，就对电路工作产生坏影响。
发明内容
鉴于上述以前的问题，本发明，是以在将晶体管的栅极电极全硅化物(Fully Silicided)化之际，根据栅极长度或栅极面积等对图案的依赖性，使得在未反应的多晶硅区域或硅化物的组成局部不同的区域不形成栅极电极为目的。
(解决课题的方法)为了达到上述目的，本发明，将半导体装置构成为，在例如形成在内部电路区域的栅极长度(栅极面积)较小的第一晶体管，和例如形成在输出入电路区域的栅极长度(栅极面积)较大的第二晶体管中，使第二晶体管的栅极电极中央部的厚度比第一晶体管的栅极电极厚度小。
具体地讲，本发明所涉及的半导体装置，以包括被分隔成了第一区域及第二区域的半导体衬底；顺次形成在半导体衬底的第一区域，具有第一栅极绝缘膜及全硅化物化了的第一栅极电极的第一金属绝缘体半导体晶体管；顺次形成在半导体衬底的第二区域，具有第二栅极绝缘膜及全硅化物化了的第二栅极电极的第二金属绝缘体半导体晶体管，另外，第二栅极电极的栅极长度，比第一栅极电极的栅极长度长，第二栅极电极的栅极长度方向的中央部厚度，比第一栅极电极的厚度小为特征。
根据本发明的半导体装置，栅极长度比第一金属绝缘体半导体晶体管大的第二金属绝缘体半导体晶体管，因为这个第二栅极电极的栅极长度方向中央部的厚度比第一金属绝缘体半导体晶体管的第一栅极电极的厚度小，所以，可以增大金属膜膜厚与全硅化物化前硅膜膜厚的比值。为此，在第二金属绝缘体半导体晶体管中，即便是在第二栅极电极中央部也没有残留未反应硅区域，所以，能够实现均匀地全硅化物化。还有，第二栅极电极的栅极长度方向的两侧部为比中央部还厚的剖面凹状的情况下，在全硅化物化之际第二栅极电极的栅极长度方向两侧部，就不会产生硅化物的组成局部不同的区域。
在本发明的半导体装置中，第二栅极电极的上表面最好的是平整的。
还有，本发明的半导体装置中，第二栅极电极的栅极长度方向的剖面，最好的是凹状的。
本发明的半导体装置中，第一栅极电极及第二栅极电极的两侧面上，最好的是各自形成由绝缘膜形成的侧壁。
本发明的半导体装置中，最好的是，第一金属绝缘体半导体晶体管具有形成在第一区域的第一栅极电极两侧面的第一杂质层，第二金属绝缘体半导体晶体管，具有形成在第二区域的第二栅极电极两侧面的第二杂质层。
本发明的半导体装置中，第一金属绝缘体半导体晶体管及第二金属绝缘体半导体晶体管，最好的是同样导电型的金属绝缘体半导体晶体管。
本发明所涉及的第一半导体装置的制造方法，是以包括在被分隔成了第一区域及第二区域的半导体衬底上，顺次形成栅极绝缘膜、硅膜及保护膜的工序(a)；通过至少将保护膜及硅膜图案化，在第一区域形成由各个保护膜及是硅膜的第一保护膜及第一栅极用硅膜形成的第一栅极电极形成膜的同时，在第二区域形成由各个保护膜及是硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜的工序(b)；在第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁的工序(c)；以各自形成了侧壁的第一栅极电极形成膜及第二栅极电极形成膜为掩模，在半导体衬底的第一区域及第二区域上形成各自的杂质层的工序(d)；在工序(d)之后，通过除去第一保护膜及第二保护膜，分别露出第一栅极用硅膜及第二栅极用硅膜的工序(e)；在工序(e)之后，使第二栅极用硅膜的栅极长度方向的至少中央部分的厚度，比第一栅极用硅膜的厚度小的工序(f)；在工序(f)之后，在第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的金属膜实施热处理，分别全硅化物化第一栅极用硅膜及第二栅极用硅膜的工序(g)为特征。
根据第一半导体装置的制造方法，在工序(b)中，第一区域上形成第一栅极电极形成膜的同时，在第二区域形成栅极长度比第一栅极电极形成膜的栅极长度大的第二栅极电极形成膜，其后，在工序(f)中，因为是将第二栅极用硅膜的栅极长度方向的至少中央部分的厚度制得比第一栅极用硅膜的厚度小，所以，能够增大金属膜厚度与在第二栅极电极形成膜的全硅化物化前的硅膜厚度的比值到与第一栅极电极形成膜的情况相同程度为止。为此，在第二晶体管中，因为第二栅极电极中央部的未反应硅区域不再存在，所以能够实现均匀地全硅化物化。还有，在使第二栅极电极的栅极长度方向的两侧面比其中央部厚成为剖面凹状的情况下，当全硅化物化之际，第二栅极电极的栅极长度方向的两侧面硅化物的组成不会形成不同的区域。
第一半导体装置的制造方法，在工序(f)中，最好的是通过全面蚀刻第二栅极用硅膜，使第二栅极用硅膜整体的厚度比第一栅极用硅膜的厚度小。
还有，第一半导体装置的制造方法，工序(f)中，最好的是通过有选择地只蚀刻第二栅极用硅膜的栅极长度方向的中央部分，使第二栅极用硅膜的中央部分的厚度比第一栅极用硅膜的厚度小。
本发明所涉及的第二半导体装置的制造方法，是以包括在被分隔成了第一区域及第二区域的半导体衬底上，形成栅极绝缘膜的工序(a)；在上述第一区域的栅极绝缘膜上形成第一硅膜，且，在第二区域的栅极绝缘膜上形成具有比第一硅膜厚度小的第二硅膜的工序(b)；在工序(b)之后，第一硅膜及第二硅膜上，形成表面被平整化了的保护膜的工序(c)；通过至少将保护膜、第一硅膜及第二硅膜图案化，在第一区域形成由各个保护膜及是第一硅膜的第一保护膜及第一栅极用硅膜形成的第一栅极电极形成膜的同时，在第二区域形成由各个保护膜及是第二硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜的工序(d)；在第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁的工序(e)；以各自形成了侧壁的第一栅极电极形成膜及第二栅极电极形成膜为掩模，在半导体衬底的第一区域及第二区域上形成各自的杂质层的工序(f)；在工序(f)之后，通过除去第一保护膜及第二保护膜，分别露出第一栅极用硅膜及第二栅极用硅膜的工序(g)；在工序(g)之后，在第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的金属膜实施热处理，分别全硅化物化第一栅极用硅膜及第二栅极用硅膜的工序(h)为特征。
根据第二半导体装置的制造方法，在工序(b)中，第一区域的栅极绝缘膜上形成第一硅膜，且，第二区域的栅极绝缘膜上形成具有比第一硅膜厚度小的第二硅膜，其后，在工序(d)中，因为第一区域上形成第一栅极电极形成膜的同时，第二区域上形成栅极长度比第一栅极电极形成膜的栅极长度大的第二栅极电极形成膜，在第二栅极电极形成膜中能够将全硅化物化前的相对于硅膜厚度的金属膜厚度的比值增大到与第一栅极电极形成膜的情况同样程度为止。为此，在第二晶体管中，第二栅极电极中央部也不会残留未反应的硅区域，就能够实现均匀地全硅化物化。
第二半导体装置的制造方法中，工序(b)，最好的是还包括在半导体衬底的整个表面上，形成第一硅膜之后，通过有选择地蚀刻第一硅膜的第二区域形成第二硅膜的工序。
还有，第二半导体装置的制造方法中，工序(b)，最好的是在第一区域的栅极绝缘膜上有选择地形成硅膜后，通过在硅膜及第二区域的栅极绝缘膜上形成第二硅膜，在第一区域的栅极绝缘膜上形成由硅膜及第二硅膜形成的第一硅膜的工序。
本发明所涉及的第三半导体装置的制造方法，是以包括在被分隔成了第一区域及第二区域的半导体衬底上，顺次形成栅极绝缘膜、第一硅膜及保护膜的工序(a)；通过至少图案化保护膜及第一硅膜，在第一区域形成由各个保护膜及是第一硅膜的第一保护膜及下层硅膜形成的第一栅极电极形成膜的同时，在第二区域形成由各个保护膜及是第一硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜的工序(b)；在第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁的工序(c)；以各自形成了侧壁的第一栅极电极形成膜及第二栅极电极形成膜为掩模，在半导体衬底的第一区域及第二区域上形成各自的杂质层的工序(d)；在工序(d)之后，通过有选择地除去第一保护膜，露出下层硅膜的工序(e)；在工序(e)之后，在下层硅膜上，有选择地形成上层硅膜，形成由下层硅膜及上层硅膜形成的第一栅极用硅膜的工序(f)；在工序(f)之后，通过有选择地除去第二保护膜，露出第二栅极用硅膜的工序(g)；在工序(g)之后，第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的金属膜实施热处理，分别全硅化物化第一栅极用硅膜及第二栅极用硅膜的工序(h)为特征。
根据第三半导体装置的制造方法，在工序(b)中，第一区域上形成第一栅极电极形成膜的同时，在第二区域形成栅极长度比第一栅极电极形成膜的栅极长度大的第二栅极电极形成膜，其后，在工序(f)中，因为是在下层硅膜上有选择地形成上层硅膜，再形成了由下层硅膜及上层硅膜形成的第一栅极用硅膜，所以，能够增大金属膜厚度与在第二栅极电极形成膜的全硅化物化前的硅膜厚度的比值到与第一栅极电极形成膜的情况相同程度为止。为此，在第二晶体管中，因为第二栅极电极中央部的未反应硅区域不再存在，所以能够实现均匀地全硅化物化。
本发明所涉及的第四半导体装置的制造方法，是以包括在被分隔成了第一区域及第二区域的半导体衬底上，顺次形成栅极绝缘膜、第一硅膜及保护膜的工序(a)；通过至少图案化保护膜及第一硅膜，在第一区域形成由各个保护膜及是第一硅膜的第一保护膜及第一下层硅膜形成的第一栅极电极形成膜的同时，在第二区域形成由各个保护膜及第一硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜的工序(b)；在第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁的工序(c)；以各自形成了侧壁的第一栅极电极形成膜及第二栅极电极形成膜为掩模，在半导体衬底的第一区域及第二区域上形成各自的杂质层的工序(d)；在工序(d)之后，通过除去第一保护膜及第二保护膜的一部分，露出第一下层硅膜及第二下层硅膜的一部分的工序(e)；在工序(e)之后，在第一下层硅膜上的整个表面有选择地形成第一上层硅膜，在形成由第一下层硅膜及第一上层硅膜形成的第一栅极用硅膜的同时，在第二下层硅膜上的一部分上有选择地形成第二上层硅膜，形成由第二下层硅膜及第二上层硅膜形成的第二栅极用硅膜的工序(f)；在工序(f)之后，第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的金属膜实施热处理，分别全硅化物化第一栅极用硅膜及第二栅极用硅膜的工序(g)为特征。
根据第四半导体装置的制造方法，在工序(b)中，第一区域上形成第一栅极电极形成膜的同时，在第二区域形成栅极长度比第一栅极电极形成膜的栅极长度大的第二栅极电极形成膜，其后，在工序(f)中，因为是在第一下层硅膜上的整个表面有选择地形成第一上层硅膜，在形成由第一下层硅膜及第一上层硅膜形成的第一栅极用硅膜的同时，在第二下层硅膜上的一部分上有选择地形成第二上层硅膜，形成由第二下层硅膜及第二上层硅膜形成的第二栅极用硅膜，所以，能够增大金属膜厚度与在第二栅极电极形成膜的全硅化物化前的硅膜厚度的比值到与第一栅极电极形成膜的情况相同程度为止。为此，在第二晶体管中，因为第二栅极电极中央部的未反应硅区域不再存在，所以能够实现均匀地全硅化物化。在此基础上，当进行回蚀刻之际，由于沉积在第二栅极电极形成膜上的第二硅膜残留在侧壁的内壁上，所以第二栅极电极形成膜的栅极长度方向的两侧面比其中央部厚成为剖面凹状，其结果，当硅化物化之际，第二栅极电极的栅极长度方向的两侧面硅化物的组成不会形成不同的区域。
第四半导体装置的制造方法，在工序(e)中，最好的是除去包含在第二栅极电极形成膜中的保护膜的全部。
还有，第四半导体装置的制造方法，工序(e)中，通过有选择地蚀刻包含在第二栅极电极形成膜中的第二保护膜的栅极电极长度方向的两侧部，在工序(f)之后且工序(g)之前，最好的是还包括除去第二保护膜的残留部分的工序。
根据本发明的第一至第四半导体装置的制造方法，最好的是在形成杂质层工序和除去第一保护膜工序之间，第一区域及第二区域上以覆盖第一保护膜及第二保护膜的形式形成层间绝缘膜后，还包括平整形成的层间绝缘膜上表面使第一保护膜及第二保护膜的各上表面露出的工序，且层间绝缘膜的蚀刻程度(etching rate)比第一保护膜及第二保护膜的蚀刻程度小。
本发明所涉及的第五半导体装置的制造方法，是以包括在被分隔成了第一区域及第二区域的半导体衬底上，顺次形成栅极绝缘膜、硅膜及保护膜的工序(a)；通过至少将保护膜及硅膜图案化，在第一区域形成由各个保护膜及是硅膜的第一保护膜及第一栅极用硅膜形成的第一栅极电极形成膜的同时，在第二区域形成由各个保护膜及是硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜的工序(b)；在第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁的工序(c)；以各自形成了侧壁的第一栅极电极形成膜及第二栅极电极形成膜为掩模，在半导体衬底的第一区域及第二区域上形成各自的杂质层的工序(d)；在第一区域及第二区域上以覆盖第一保护膜及第二保护膜的形式形成层间绝缘膜后，研磨除去形成的第一保护膜、第二保护膜及层间绝缘膜露出第一栅极用硅膜及第二栅极用硅膜的同时，以剖面凹状形成第二栅极用硅膜的上表面的工序(e)；在工序(e)之后，回蚀刻第一栅极用硅膜及第二栅极用硅膜的工序(f)；工序(f)之后，在第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的金属膜实施热处理，分别全硅化物化第一栅极用硅膜及第二栅极用硅膜的工序(g)为特征。
根据第五半导体装置的制造方法，在工序(b)中，第一区域上形成第一栅极电极形成膜的同时，在第二区域形成栅极长度比第一栅极电极形成膜的栅极长度大的第二栅极电极形成膜，其后，在工序(e)中，因为是在第一区域及第二区域上以覆盖第一保护膜及第二保护膜的形式形成层间绝缘膜后，研磨除去形成的第一保护膜、第二保护膜及层间绝缘膜露出第一栅极用硅膜及第二栅极用硅膜的同时，以剖面凹状形成第二栅极用硅膜的上表面，所以，能够增大金属膜厚度与在第二栅极电极形成膜的全硅化物化前的硅膜厚度的比值到与第一栅极电极形成膜的情况相同程度为止。为此，在第二晶体管中，因为第二栅极电极中央部的未反应硅区域不再存在，所以能够实现均匀地全硅化物化。在此基础上，由于第二栅极电极形成膜的栅极长度方向的两侧面比其中央部厚成为剖面凹状，当全硅化物化之际，第二栅极电极的栅极长度方向的两侧面硅化物的组成不会形成不同的区域。
根据本发明的第一至第五半导体装置的制造方法，最好的是还包括在图案化第一栅极电极形成膜及第二栅极电极形成膜的工序和形成侧壁的工序之间，以第一栅极电极形成膜及第二栅极电极形成膜各自为掩模，在半导体衬底的第一区域及第二区域形成各自的外延杂质层的工序。
根据本发明的第一至第五半导体装置的制造方法，最好的是还包括在形成杂质层的工序和除去第一保护膜的工序之间，硅化物化杂质层上部的工序。
—发明的效果—根据本发明所涉及的半导体装置及其制造方法，在全硅化物化晶体管的栅极电极之际，由于栅极长度或栅极面积等对图案的依赖性，能够使未反应的多晶硅区域或硅化物的组成局部不同的区域不形成栅极电极。
图1，是表示本发明的第一实施方式所涉及半导体装置的金属绝缘体半导体电场效应晶体管的构成剖面图。
图2(a)至图2(e)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图3(a)至图3(e)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图4(a)至图4(d)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图5(a)至图5(e)，是表示本发明第三实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图6(a)至图6(e)，是表示本发明第三实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图7(a)至图7(e)，是表示本发明第四实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图8(a)至图8(e)，是表示本发明第四实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图9(a)至图9(e)，是表示本发明第五实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图10(a)至图10(e)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图11(a)至图11(d)，是表示本发明第六实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图12(a)至图12(e)，是表示本发明第六实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图13(a)至图13(e)，是表示本发明第七实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图14(a)至图14(e)，是表示本发明第七实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图15(a)至图15(d)，是表示本发明第八实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
图16，是表示具有以前的全硅化物化了的栅极电极构造的半导体装置的构成剖面图。
图17(a)至图17(d)，是表示以前的半导体装置的制造方法的工序顺序的构成剖面图。
图18(a)及图18(b)，是以前的半导体装置的制造方法，是说明工序顺序的构成剖面图。
(符号说明)A 第一区域B 第二区域51 第一N型金属绝缘体半导体晶体管52 第二N型金属绝缘体半导体晶体管100 半导体衬底101 元件隔离区域102 第一p型阱103 第二p型阱104 栅极绝缘膜形成膜104A第一栅极绝缘膜104B第二栅极绝缘膜105 多晶硅膜105A第一多晶硅膜105B第二多晶硅膜106 保护膜形成膜106A第一保护膜106B第二保护膜107A第一栅极电极形成膜107B第二栅极电极形成膜108 浅N型源·漏极扩散层109 侧壁109110 深N型源·漏极扩散层111 镍硅化物层111112 层间绝缘膜113A抗蚀膜图案113B抗蚀膜图案113C抗蚀膜图案113D抗蚀膜图案
113E 第一抗蚀膜图案113F 第二抗蚀膜图案113G 第一抗蚀膜图案113H 第二抗蚀膜图案114金属膜115A 第一栅极电极115B 第二栅极电极116多晶硅膜116A 第一多晶硅膜116B 第二多晶硅膜117多晶硅膜117A 第一多晶硅膜117B 第二多晶硅膜具体实施方式
(第一实施方式)参照
本发明的第一实施方式。
图1，是表示本发明的第一实施方式所涉及半导体装置的金属绝缘体半导体电场效应晶体管的构成剖面图。如图1所示，例如由硅(Si)形成的，主面被分隔成第一区域A及第二区域B的半导体衬底100的第一区域A上，形成了栅极长度(栅极面积)较小的金属绝缘体半导体晶体管，例如构成逻辑电路或静态随机访问存储器等的内部电路的第一N型金属绝缘体半导体晶体管51，在它第二区域B上，形成了比第一N型金属绝缘体半导体晶体管栅极长度(栅极面积)大的金属绝缘体半导体晶体管，例如构成输出入电路的第二N型金属绝缘体半导体晶体管52。
半导体衬底100的第一区域A上形成了第一P型阱区域102，第二区域B上形成了第二P型阱区域103，这些第一P型阱区域102和第二P型阱区域103，例如是由STI(shallow trench isolation)形成的元件隔离区域101相互分隔的。
第一N型金属绝缘体半导体晶体管51，是由第一栅极绝缘膜104A，形成在该第一栅极绝缘膜104A上的被全硅化物化(Fully Silicided)了的第一栅极电极115A，形成在第一栅极绝缘膜104A及第一栅极电极115A的两侧面上由绝缘膜形成的侧壁109，形成在第一P型阱区域102的侧壁109下侧的浅N型源·漏极扩散层(外延区域)108，在其两侧形成的深N型源·漏极扩散层110构成。
第二N型金属绝缘体半导体晶体管52，与第一N型金属绝缘体半导体晶体管51一样，是由第二栅极绝缘膜104B，形成在该第一栅极绝缘膜104A上的被全硅化物化了的第二栅极电极115B，形成在第二栅极绝缘膜104B及第二栅极电极115B的两侧面上由绝缘膜形成的侧壁109，形成在第二P型阱区域103的侧壁109下侧的浅N型源·漏极扩散层(外延区域)108，在其两侧形成的深N型源·漏极扩散层110构成。
第一N型金属绝缘体半导体晶体管51及第二N型金属绝缘体半导体晶体管52的各深N型源·漏极扩散层110上部，分别形成了镍硅化物层111降低电阻。
作为第一实施方式的特征，第二N型金属绝缘体半导体晶体管52的第二栅极电极115B的厚度，比第一N型金属绝缘体半导体晶体管51的第一栅极电极115A的厚度小。由此，能够增大金属膜厚度与在第二栅极电极形成膜的全硅化物化前的硅膜厚度的比值到与第一栅极电极形成膜的情况相同程度为止。其结果，第二金属绝缘体半导体晶体管中，第二栅极电极115B的中央部分也没有残留未反应的硅区域，所以就能实现均匀的全硅化物化。
以下，参照
上述那样构成的半导体装置的制造方法。图2(a)至图2(e)及图3(a)至图3(e)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
首先，如图2(a)所示，在硅形成的半导体衬底100上，例如用STI法有选择地形成元件隔离区域101。其后，通过离子注入法，在半导体衬底100的第一区域A上形成第一P型阱区域102，接下来，在第二区域B上形成第二P型阱区域103。尚，不限定第一P型阱区域102及第二P型阱区域103的形成顺序。
接下来，如图2(b)所示，半导体衬底100的主面上被元件隔离区域101所围的区域，也就是元件形成区域(激活区域)上，例如用干氧化法、湿氧化法或者使用强氧化剂的氧化法，形成如膜厚为2nm的氧化硅形成的栅极绝缘膜形成膜104。其后，通过如CVD(chemical vapor deposition)法，在半导体衬底100上的包含元件隔离区域101及栅极绝缘膜形成膜104的全表面上，沉积栅极电极形成用的如膜厚为160nm的多晶硅膜105。接下来，通过CVD法，在多晶硅膜上，形成如膜厚为100nm的氧化硅形成的保护膜形成膜106。
接下来，如图2(c)所示，通过平板印刷法及以氟代烃为主要成分的干蚀刻法，将保护膜形成膜106在第一区域A及第二区域B中分别图案化成栅极图案，由保护膜形成膜106形成第一保护膜106A及第二保护膜106B。这时，使第二区域B的第二保护膜106B的宽度(栅极长度)比第一区域A第一保护膜106A的宽度(栅极长度)大。接下来，以图案化了的第一保护膜106A及第二保护膜106B分别为掩模，对多晶硅膜105及栅极绝缘膜形成膜104进行干蚀刻。在此，多晶硅膜105中，可以使用氯气或溴气为主要成份的蚀刻气体。由此，第一区域A中，形成了包含图案化了的第一保护膜106A及第一多晶硅膜105A的第一栅极电极形成膜107A，第二区域B中，形成了包含图案化了的第二保护膜106B及第二多晶硅膜105B的第二栅极电极形成膜107B。还有，这时，由栅极绝缘膜形成膜104，形成了第一区域A的第一栅极绝缘膜104A和第二区域B的第二栅极绝缘膜104B。接下来，通过使用作为n型杂质的如磷(P)或者砷(As)的离子注入法，以第一栅极电极形成膜107A及第二栅极电极形成膜107B分别为掩模，在第一P型阱区域102及第二P型阱区域103上分别形成浅N型源·漏极扩散层108。
接下来，如图2(d)所示，通过CVD法，在半导体衬底100上包含各栅极电极形成膜107A、107B的全表面上，沉积膜厚为50nm的硅氮化膜，其后，对沉积了的硅氮化膜，通过进行例如以氟代烃为主要成份的蚀刻气体的异方性蚀刻，在各栅极电极形成膜107A、107B的各两侧面上，形成硅氮化膜形成的侧壁109。接下来，以形成了各自的侧壁109的栅极电极形成膜107A、107B为掩模，进行以磷(P)或砷(As)为杂质的离子注入，通过激活注入的杂质的热处理，在第一P型阱区域102及第二P型阱区域103的栅极电极形成膜107A、107B的侧壁109两侧形成各自的深N型源·漏极扩散层110。
接下来，如图2(e)所示，除去深N型源·漏极扩散层110的表面的自然氧化膜后，通过例如喷镀法，在半导体衬底100的整个面上沉积例如膜厚为20nm的镍膜(未图示)。其后，对半导体衬底100，进行例如在氮气环境下温度为320℃的第一急速热处理(RTArapid thermal annealing)，通过使构成半导体衬底100的硅和与该硅接触的镍相互反应，镍硅化深N型源·漏极扩散层110的各上部。接下来，在例如混合了盐酸和过氧化氢水的蚀刻液中浸入半导体衬底100，至少除去元件隔离区域101、各保护膜106A、106B及各侧壁109上残存的未反应的镍膜。其后，对半导体衬底100进行比第一急速热处理温度高的，例如温度为550℃的第二急速热处理。由此，在深N型源·漏极扩散层110的各上部形成了低电阻的镍硅化物层111。
接下来，如图3(a)所示，以覆盖各栅极电极形成膜107A、107B整个面的形式形成例如由硅氧化膜形成的层间绝缘膜112，其后，由CMP法，对形成了的层间绝缘膜112进行平整以致露出各侧壁109及保护膜106A、106B。
接下来，如图3(b)所示，对氮化硅及多晶硅在具有选择性蚀刻的条件下，进行对第一保护膜106A及第二保护膜106B的蚀刻，露出第一多晶硅105A及第二多晶硅105B。尚，为了使对氮化硅及多晶硅具有选择性，在湿蚀刻的情况下，使用以氟酸为主要成分的蚀刻剂即可。还有，干蚀刻的情况下，使用例如流量为15ml/min(标准状态)的C5F8，流量为18ml/min(标准状态)的O2，及流量为950ml/min(标准状态)的Ar在6.7Pa的压力下提供的，使RF输出(T/B)为1800W/1500W，衬底温度为0℃的反应性离子蚀刻即可。
尚，在此，各保护膜106A、106B和层间绝缘膜112，因为使用了共同的氧化硅，对层间绝缘膜112上部也进行蚀刻。因此，在构成保护膜形成膜106的氧化硅中添加磷(P)或硼(B)，由此，与层间绝缘膜112相比能够增大蚀刻面积，最好的是使层间绝缘膜112具有选择性。
接下来，如图3(c)所示，以覆盖第一区域A，也就是第一多晶硅膜105A的形式，在层间绝缘膜112及侧壁109上形成抗蚀膜图案113A。接下来，以形成了的抗蚀膜图案113A为掩模，在对氮化硅及氧化硅具有选择性的蚀刻条件下，在第二区域B对第二多晶硅膜105B进行蚀刻，使第二多晶硅膜105B的厚度降低至80nm。尚，使多晶硅对氮化硅及氧化硅具有选择性，在湿蚀刻法中，只要使用氟酸和硝酸为主要成份的蚀刻剂即可，而在干蚀刻中，使用氯气(Cl2)或溴气(Br2)为主要成分的蚀刻气体即可。
接下来，如图3(d)所示，除去抗蚀膜图案113A后，用喷镀法，在层间绝缘膜112、侧壁109及各多晶硅膜105A、105B上的整个面上，沉积例如厚度为50nm的由镍形成的金属膜114。其后，对半导体衬底100进行例如温度为400℃的氮气环境的第三急速热处理，使各多晶硅膜105A、105B和与该多晶硅膜105A、105B接触的金属膜114相互反应，由此，分别全硅化物化多晶硅膜105A、105B。通过这样，如图3(e)所示，全硅化物化了的第一栅极电极115A及第二栅极电极115B分别形成在第一区域A及第二区域B。
如以上的说明，根据第一实施方式，因为使形成在第二区域B上的第二多晶硅膜105B的膜厚度比形成在第一区域A上的第一多晶硅膜105A的膜厚度小，金属膜114的膜厚与第二区域B的第二多晶硅膜105B的膜厚的比值就比以前的变大。由此，第二区域B的第二栅极电极115B的栅极方向长度的至少中央部未反应的多晶硅区域不再存在，就能够均匀地进行全硅化物化。因此，抑制了由于未反应的多晶硅区域的残留而引起的阈值电压等的动作特性的偏差，能够得到所希望的晶体管特性。
(第二实施方式)以下，参照
本发明的第二实施方式所涉及的半导体装置的制造方法。
图4(a)至图4(d)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。在此，图4中，与图2及图3所示的构成部件为同一构成部件的，标注相同的符号并省略其说明。第三实施方式以后也是一样。
第一实施方式，在图3(c)所示的工序中，对第二多晶硅膜105B进行了使其整体膜厚均匀降低的蚀刻，但是，第二实施方式中，构成为进行只有选择地蚀刻第二多晶硅膜105B的栅极长度方向的中央部分。
首先，图4(a)，与第一实施方式一样，表示在半导体衬底100的第一区域A上，形成了两侧面上具有侧壁109的第一栅极电极形成膜107A，在第二区域B上，形成了两侧面上具有侧壁109的栅极长度比第一栅极电极形成膜107A大的第二栅极电极形成膜107B的状态。还有，第一P型阱区域102的第一栅极电极形成膜107A的两侧方及第二P型阱区域103的第二栅极电极形成膜107B的两侧方，分别形成了浅N型源·漏极扩散层108及深N型源·漏极扩散层110，该深N型源·漏极扩散层110的上部，形成了镍硅化物层111。还表示，包含侧壁109的各栅极电极形成膜107A、107B，被平整了的层间绝缘膜112埋入的状态。
接下来，如图4(b)所示，在对氮化硅及多晶硅具有有选择地蚀刻的条件下，对第一保护膜106A及第二保护膜106B进行蚀刻，露出第一多晶硅膜105A及第二多晶硅膜105B。其后，以覆盖第一多晶硅膜105A和第二多晶硅膜105B的栅极长度方向两侧部的形式，在层间绝缘膜112及侧壁109上形成抗蚀膜图案113B。这个抗蚀膜图案113B，在整个覆盖第一多晶硅膜105A的上表面的同时，覆盖第二多晶硅膜105B的上表面中两侧部，在除该两侧部区域形成开口图案。
接下来，以形成的抗蚀膜图案113B为掩模，对氮化硅及氧化硅在具有选择性的蚀刻条件下，对第二多晶硅膜105B的栅极长度方向的中央部进行蚀刻，使第二多晶硅膜105B的中央部的厚度降低到80nm。
接下来，如图4(c)所示，除去抗蚀膜图案113B后，通过喷镀法，在层间绝缘膜112、侧壁109及各多晶硅膜105A、105B上的整个面上，沉积厚度为50nm的由镍形成的金属膜114。其后，对半导体衬底100进行例如温度为400℃的氮气环境的急速热处理，使各多晶硅膜105A、105B和与该多晶硅膜105A、105B接触的金属膜114相互反应，由此，分别全硅化物化多晶硅膜105A、105B。通过这样，如图4(d)所示，全硅化物化了的第一栅极电极115A及第二栅极电极115B分别形成在第一区域A及第二区域B。
如以上的说明，根据第二实施方式，因为使形成在第二区域B上的第二多晶硅膜105B的膜厚度比形成在第一区域A上的第一多晶硅膜105A的膜厚度小，金属膜114的膜厚与第二区域B的第二多晶硅膜105B的膜厚的比值就比以前的变大。由此，第二区域B的第二栅极电极115B的栅极方向长度的至少中央部未反应的多晶硅区域不再存在，就能够均匀地进行全硅化物化。因此，能够抑制了由于未反应的多晶硅区域的残留而引起的阈值电压等的动作特性的偏差。
而且，第二实施方式中，因为没有蚀刻与第二多晶硅膜105B的侧壁109接触的两侧面而剩下，所以，即便是侧壁109内壁部分金属膜114的膜厚变大，与第二多晶硅膜105B的侧壁109接触两侧部的膜厚不会不够厚。为此，在全硅化物化第二栅极电极115B之际，不会在侧壁109附近过剩构成金属膜114的镍原子的供给。其结果，第二栅极电极115B的两侧部上与其中央部分硅化物组成不同，也就能够防止形成所谓的金属过多的全硅化物化电极。因此，抑制了第二栅极电极115B中由于硅化物组成不同而引起的阈值电压等的动作特性的偏差，能够得到所希望的晶体管特性。
(第三实施方式)以下，参照
本发明的第三实施方式所涉及的半导体装置的制造方法。
图5(a)至图5(e)及图6(a)至图6(e)，是表示本发明第三实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
第三实施方式，构成为在成膜包含在第二区域B的多晶硅膜后也就是进行图案化前降低该膜厚。
首先，如图5(a)所示，在半导体衬底100上形成元件隔离区域101，其后，通过离子注入法，在半导体衬底100的第一区域A上形成第一P型阱区域102，接下来，在第二区域B上形成第二P型阱区域103。接下来，在半导体衬底100的激活区域上，通过热氧化法，形成由膜厚为2nm的氧化硅形成的栅极绝缘膜形成膜104。其后，通过CVD法，在半导体衬底100上包含元件隔离区域101及栅极绝缘膜形成膜104的整个面上，沉积栅极电极形成用的膜厚为160nm的多晶硅膜105。
接下来，如图5(b)所示，通过平板印刷法，在沉积的多晶硅膜105上以覆盖第一区域A的形式形成抗蚀膜图案113C，以形成的抗蚀膜图案113C为掩模，通过干蚀刻或湿蚀刻，对多晶硅膜105包含在第二区域B的部分的厚度蚀刻至80nm。
接下来，如图5(c)所示，除去抗蚀膜图案113C后，通过CVD法，在多晶硅膜105上沉积由氧化硅形成的保护膜形成膜106。其后，用CMP法研磨平整沉积了的保护膜形成膜106。这时，保护膜形成膜106的包含在第一区域A的部分膜厚为100nm，包含在第二区域B的部分膜厚为180nm。
接下来，如图5(d)所示，通过平板印刷法及干蚀刻法，通过将保护膜形成膜106在第一区域A及第二区域B中各自图案化为栅极电极形状，由保护膜形成膜106分别形成第一保护膜106A和第二保护膜106B。这时，使第二区域B的第二保护膜106B的宽度(栅极长度)比第一区域A的第一保护膜106A的宽度(栅极长度)大。接下来，以图案化了的第一保护膜106A和第二保护膜106B为各自的掩模，对多晶硅膜105及栅极电极形成膜104进行干蚀刻。由此，在第一区域A中，形成了包含图案化了的第一保护膜106A及第一多晶硅膜105A的第一栅极电极形成膜107A，在第二区域B上，形成了包含图案化了的第二保护膜106B及第二栅极电极115B的第二栅极电极形成膜107B。还有，这时，由栅极绝缘膜形成膜104，形成了第一区域A的第一栅极绝缘膜104A和第二区域B的第二栅极绝缘膜104B。接下来，通过离子注入N型杂质的磷(P)或砷(As)，以第一栅极电极形成膜107A及第二栅极电极形成膜107B分别为掩模，分别在第一P型阱区域102及第二P型阱区域103上形成浅N型源·漏极扩散层108。
接下来，如图5(e)所示，通过CVD法，在半导体衬底100上包含各栅极电极形成膜107A、107B的全表面上，沉积膜厚为50nm的硅氮化膜，其后，对沉积了的硅氮化膜，通过进行异方性蚀刻，在各栅极电极形成膜107A、107B的各两侧面上，形成硅氮化膜形成的侧壁109。接下来，以形成了各自的侧壁109的栅极电极形成膜107A、107B为掩模，进行以磷(P)或砷(As)为杂质的离子注入，通过激活注入的杂质的热处理，在第一P型阱区域102及第二P型阱区域103的栅极电极形成膜107A、107B的侧壁109两侧形成各自的深N型源·漏极扩散层110。
接下来，如图6(a)所示，除去深N型源·漏极扩散层110的表面的自然氧化膜后，通过喷镀法，在半导体衬底100的整个面上沉积例如膜厚为20nm的镍膜。其后，对半导体衬底100，进行例如在氮气环境下温度为320℃的第一急速热处理，通过使构成半导体衬底100的硅和与该硅接触的镍相互反应，镍硅化深N型源·漏极扩散层110的各上部。接下来，在例如混合了盐酸和过氧化氢水的蚀刻液中浸入半导体衬底100，至少除去元件隔离区域101、各保护膜106A、106B及各侧壁109上残存的未反应的镍膜。其后，对半导体衬底100进行比第一急速热处理温度高的，例如温度为550℃的第二急速热处理。由此，在深N型源·漏极扩散层110的各上部形成了低电阻的镍硅化物层111。
接下来，如图6(b)所示，以覆盖各栅极电极形成膜107A、107B整个面的形式形成半导体衬底100上的由硅氧化膜形成的层间绝缘膜112，其后，由CMP法，对形成了的层间绝缘膜112进行平整以致露出各侧壁109及保护膜106A、106B。
接下来，如图6(c)所示，对氮化硅及多晶硅在具有选择性蚀刻的条件下，进行对第一保护膜106A及第二保护膜106B的蚀刻，露出第一多晶硅105A及第二多晶硅105B。
接下来，如图6(d)所示，用喷镀法，在层间绝缘膜112、侧壁109及各多晶硅膜105A、105B上的整个面上，沉积厚度为50nm的由镍形成的金属膜114。其后，对半导体衬底100进行例如温度为400℃的氮气环境的第三急速热处理，使各多晶硅膜105A、105B和与该多晶硅膜105A、105B接触的金属膜114相互反应，由此，分别全硅化物化多晶硅膜105A、105B。通过这样，如图6(e)所示，全硅化物化了的第一栅极电极115A及第二栅极电极115B分别形成在第一区域A及第二区域B。
如以上的说明，根据第三实施方式，因为使形成在第二区域B上的第二多晶硅膜105B的膜厚度比形成在第一区域A上的第一多晶硅膜105A的膜厚度小，金属膜114的膜厚与第二区域B的第二多晶硅膜105B的膜厚的比值就比以前的大。由此，第二区域B的第二栅极电极115B的栅极方向长度的至少中央部未反应的多晶硅区域不再存在，就能够均匀地进行全硅化物化。因此，抑制了由于未反应的多晶硅区域的残留而引起的阈值电压等的动作特性的偏差，能够得到所希望的晶体管特性。
(第四实施方式)以下，参照
本发明的第四实施方式的半导体装置的制造方法。
图7(a)至图7(e)及图8(a)至图8(e)，是表示本发明第四实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
第四实施方式，其构成为只在第一区域A上有选择地形成多晶硅膜，其后，通过在第一区域A及第二区域B成膜其他的多晶硅膜，使第二区域B的多晶硅膜的膜厚比第一区域A的多晶硅膜的膜厚小。
首先，如图7(a)所示，在半导体衬底100上有选择地形成元件隔离区域101，其后，通过离子注入法，在半导体衬底100的第一区域A上形成第一P型阱区域102，接下来，在第二区域B上形成第二P型阱区域103。接下来，在半导体衬底100的激活区域上，通过热氧化法，形成由膜厚为2nm的氧化硅形成的栅极绝缘膜形成膜104。其后，通过CVD法，在半导体衬底100上包含元件隔离区域101及栅极绝缘膜形成膜104的整个面上，沉积第一栅极电极形成用的膜厚为80nm的多晶硅膜105。接下来，通过平板印刷法，在沉积的多晶硅膜105上以覆盖第一区域A的形式形成抗蚀膜图案113D。
接下来，如图7(b)所示，以形成的抗蚀膜图案113D为掩模，通过干蚀刻法或湿蚀刻法，蚀刻除去多晶硅膜105的包含在第二区域B的部分。尚，在此，不完全除去多晶硅膜105的包含在第二区域B的部分，留下10nm程度厚度的膜厚亦可。
接下来，如图7(c)所示，除去抗蚀膜图案113D后，通过CVD法，在半导体衬底100上，包含多晶硅膜105、元件隔离区域101及栅极绝缘膜形成膜104的全表面上，沉积第一及第二栅极电极形成用的膜厚为80nm的多晶硅膜116。接下来，通过CVD法，在多晶硅膜116上沉积由氧化硅形成的保护膜形成膜106。其后，通过CMP法研磨平整沉积了的保护膜形成膜106。这时，保护膜形成膜106的包含在第一区域A的部分膜厚为100nm，包含在第二区域B部分的膜厚为180nm。
接下来，如图7(d)所示，通过平板印刷法及干蚀刻法，将保护膜形成膜106在第一区域A及第二区域B中分别图案化成栅极电极形状，由保护膜形成膜106分别形成第一保护膜106A及第二保护膜106B。这时，使第二区域B的第二保护膜106B的宽度(栅极长度)比第一区域A第一保护膜106A的宽度(栅极长度)大。接下来，以图案化了的第一保护膜106A及第二保护膜106B分别为掩模，对多晶硅膜105、116及栅极绝缘膜形成膜104进行干蚀刻。由此，第一区域A中，形成了包含图案化了的第一保护膜106A及第一多晶硅膜116A的第一栅极电极形成膜107A，第二区域B中，形成了包含图案化了的第二保护膜106B及第二多晶硅膜116B的第二栅极电极形成膜107B。在此，第一多晶硅膜116A，由多晶硅膜105和多晶硅膜116的叠层膜形成，第二多晶硅膜116B由单层多晶硅膜116形成。还有，这时，由栅极绝缘膜形成膜104，形成了第一区域A的第一栅极绝缘膜104A和第二区域B的第二栅极绝缘膜104B。接下来，通过使用作为n型杂质的如磷(P)或者砷(As)的离子注入法，以第一栅极电极形成膜107A及第二栅极电极形成膜107B分别为掩模，在第一P型阱区域102及第二P型阱区域103上分别形成浅N型源·漏极扩散层108。
接下来，如图7(e)所示，通过CVD法，在半导体衬底100上包含各栅极电极形成膜107A、107B的全表面上，沉积膜厚为50nm的硅氮化膜，其后，对沉积了的硅氮化膜，通过进行异方性蚀刻，在各栅极电极形成膜107A、107B的各两侧面上，形成硅氮化膜形成的侧壁109。接下来，以形成了各自的侧壁109的栅极电极形成膜107A、107B为掩模，进行以磷(P)或砷(As)为杂质的离子注入，通过激活注入的杂质的热处理，在第一P型阱区域102及第二P型阱区域103的栅极电极形成膜107A、107B的侧壁109两侧形成各自的深N型源·漏极扩散层110。
接下来，如图8(a)所示，除去深N型源·漏极扩散层110的表面的自然氧化膜后，通过喷镀法，在半导体衬底100的整个面上沉积例如膜厚为20nm的镍膜。其后，对半导体衬底100，进行例如在氮气环境下温度为320℃的第一急速热处理，通过使构成半导体衬底100的硅和与该硅接触的镍相互反应，镍硅化深N型源·漏极扩散层110的各上部。接下来，在例如混合了盐酸和过氧化氢水的蚀刻液中浸入半导体衬底100，至少除去元件隔离区域101、各保护膜106A、106B及各侧壁109上残存的未反应的镍膜。其后，对半导体衬底100进行比第一急速热处理温度高的温度为550℃的第二急速热处理。由此，在深N型源·漏极扩散层110的各上部形成了低电阻的镍硅化物层111。
接下来，如图8(b)所示，在半导体衬底100上以覆盖各栅极电极形成膜107A、107B整个面的形式形成由硅氧化膜形成的层间绝缘膜112，其后，由CMP法，对形成了的层间绝缘膜112进行平整以致露出各侧壁109及保护膜106A、106B。
接下来，如图8(c)所示，对氮化硅及多晶硅在具有选择性蚀刻的条件下，进行对第一保护膜106A及第二保护膜106B的蚀刻，露出第一多晶硅膜116A及第二多晶硅膜116B。
接下来，如图8(d)所示，用喷镀法，在层间绝缘膜112、侧壁109及各多晶硅膜116A、116B上的整个面上，沉积例如厚度为50nm的由镍形成的金属膜114。其后，对半导体衬底100进行例如温度为400℃的氮气环境的第三急速热处理，使各多晶硅膜116A、116B和与该多晶硅膜116A、116B接触的金属膜114相互反应，由此，分别全硅化物化多晶硅膜116A、116B。通过这样，如图8(e)所示，全硅化物化了的第一栅极电极115A及第二栅极电极115B分别形成在第一区域A及第二区域B。
如以上的说明，根据第四实施方式，因为使形成在第二区域B上的第二多晶硅膜116B的膜厚度比形成在第一区域A上的第一多晶硅膜116A的膜厚度小，金属膜114的膜厚与第二区域B的第二多晶硅膜116B的膜厚的比值就比以前的变大。由此，第二区域B的第二栅极电极115B的栅极方向长度的至少中央部未反应的多晶硅区域不再存在，就能够均匀地进行全硅化物化。因此，抑制了由于未反应的多晶硅区域的残留而引起的阈值电压等的动作特性的偏差，能够得到所希望的晶体管特性。
尚，第四实施方式中，如图7(c)所示的工序中，多晶硅膜116的第二区域B中沉积的部分不是由蚀刻而是由沉积决定的。为此，与第三实施方式的图5(b)所示的蚀刻的膜厚相比，多晶硅膜的膜厚的控制性更好。
(第五实施方式)以下，参照
本发明的第五实施方式的半导体装置的制造方法。
图9(a)至图9(e)及图10(a)至图10(e)，是表示本发明第五实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
第五实施方式，其构成为将多晶硅膜图案化后，使包含在第一区域A的第一多晶硅膜的膜厚比包含在第二区域B的第二多晶硅膜的膜厚大。
首先，如图9(a)所示，在硅形成的半导体衬底100上形成元件隔离区域101，其后，通过离子注入法，在半导体衬底100的第一区域A上形成第一P型阱区域102，接下来，在第二区域B上形成第二P型阱区域103。接下来，在半导体衬底100的激活区域上，通过热氧化法，形成如膜厚为2nm的氧化硅形成的栅极绝缘膜形成膜104。其后，通过如CVD法，在半导体衬底100上的包含元件隔离区域101及栅极绝缘膜形成膜104的全表面上，顺次沉积栅极电极形成用的如膜厚为80nm的多晶硅膜105和膜厚为180nm的由氧化硅形成的保护膜形成膜106。
接下来，如图9(b)所示，通过平板印刷法及干蚀刻法，将保护膜形成膜106在第一区域A及第二区域B中分别图案化成栅极图案，由保护膜形成膜106形成第一保护膜106A及第二保护膜106B。这时，使第二区域B的第二保护膜106B的宽度(栅极长度)比第一区域A第一保护膜106A的宽度(栅极长度)大。接下来，以图案化了的第一保护膜106A及第二保护膜106B分别为掩模，对多晶硅膜105及栅极绝缘膜形成膜104进行干蚀刻。由此，第一区域A中，形成了包含图案化了的第一保护膜106A及第一多晶硅膜105A的第一栅极电极形成膜107A，第二区域B中，形成了包含图案化了的第二保护膜106B及第二多晶硅膜105B的第二栅极电极形成膜107B。还有，这时，由栅极绝缘膜形成膜104，形成了第一区域A的第一栅极绝缘膜104A和第二区域B的第二栅极绝缘膜104B。接下来，通过使用作为n型杂质的如磷(P)或者砷(As)的离子注入法，以第一栅极电极形成膜107A及第二栅极电极形成膜107B分别为掩模，在第一P型阱区域102及第二P型阱区域103上分别形成浅N型源·漏极扩散层108。
接下来，如图9(c)所示，通过CVD法，在半导体衬底100上包含各栅极电极形成膜107A、107B的全表面上，沉积膜厚为50nm的硅氮化膜，其后，通过对沉积了的硅氮化膜进行异方性蚀刻，在各栅极电极形成膜107A、107B的各两侧面上，形成硅氮化膜形成的侧壁109。接下来，以形成了各自的侧壁109的栅极电极形成膜107A、107B为掩模，进行以磷(P)或砷(As)为杂质的离子注入，通过激活注入的杂质的热处理，在第一P型阱区域102及第二P型阱区域103的栅极电极形成膜107A、107B的侧壁109两侧形成各自的深N型源·漏极扩散层110。
接下来，如图9(d)所示，除去深N型源·漏极扩散层110的表面的自然氧化膜后，通过喷镀法，在半导体衬底100的整个面上沉积膜厚为20nm的镍膜。其后，对半导体衬底100，进行例如在氮气环境下温度为320℃的第一急速热处理，通过使构成半导体衬底100的硅和与该硅接触的镍相互反应，镍硅化深N型源·漏极扩散层110的各上部。接下来，在例如混合了盐酸和过氧化氢水的蚀刻液中浸入半导体衬底100，至少除去元件隔离区域101、各保护膜106A、106B及各侧壁109上残存的未反应的镍膜。其后，对半导体衬底100进行比第一急速热处理温度高的温度为550℃的第二急速热处理。由此，在深N型源·漏极扩散层110的各上部形成了低电阻的镍硅化物层111。
接下来，如图9(e)所示，在半导体衬底100上以覆盖各栅极电极形成膜107A、107B整个面的形式形成例如由硅氧化膜形成的层间绝缘膜112，其后，由CMP法，对形成了的层间绝缘膜112进行平整以致露出各侧壁109及保护膜106A、106B。
接下来，如图10(a)所示，以覆盖第二区域B的形式，在层间绝缘膜112、第二保护膜106B及侧壁109上形成第一抗蚀膜图案113E。接下来，以形成了的第一抗蚀膜图案113E为掩模，在对氮化硅及多晶硅具有选择性的蚀刻条件下，通过在第一区域A对第一保护膜106A进行蚀刻除去第一保护膜106A，露出第一多晶硅膜105A。
接下来，如图10(b)所示，除去第一抗蚀膜图案113E后，通过CVD法，在包含露出的第一多晶硅膜105A的层间绝缘膜112、侧壁109及第二保护膜106B的整个表面上，沉积膜厚为80nm的多晶硅膜117。这时，在第一区域A上，因为侧壁109的内壁之间的间隔，比多晶硅膜117的膜厚的两倍小，所以，第一多晶硅膜105A上的侧壁109之间能够埋入多晶硅膜117。由此，第一多晶硅膜105A上的多晶硅膜117的膜厚，比其他区域的多晶硅膜117的膜厚形成的大。其后，对沉积了的多晶硅膜117进行回蚀刻，如下一个图10(c)所示，在第一多晶硅膜105A上的侧壁109之间形成第一多晶硅膜117A。这个第一多晶硅膜117A，由第一多晶硅膜105A和多晶硅膜117的叠层膜形成。由此，第一区域A的第一多晶硅膜117A的膜厚，就比第二区域B的第二多晶硅膜105B的膜厚大。
接下来，如图10(c)所示，以覆盖第一区域A的形式，在层间绝缘膜112、第一多晶硅膜117A及侧壁109上形成第二抗蚀膜图案113F。接下来，以形成了的第二抗蚀膜图案113F为掩模，在对氮化硅及多晶硅具有选择性的蚀刻条件下，通过对第二区域B的第二保护膜106B进行蚀刻除去第二保护膜106B，露出第二多晶硅膜105B。
接下来，如图10(d)所示，用喷镀法，在层间绝缘膜112、侧壁109及各多晶硅膜117A、105B上的整个面上，沉积例如厚度为50nm的由镍形成的金属膜114。其后，对半导体衬底100进行例如温度为400℃的氮气环境的第三急速热处理，使各多晶硅膜117A、105B和与该多晶硅膜117A、105B接触的金属膜114相互反应，由此，分别全硅化物化多晶硅膜117A、105B。通过这样，如图10(e)所示，全硅化物化了的第一栅极电极115A及第二栅极电极115B分别形成在第一区域A及第二区域B。
如以上的说明，根据第五实施方式，因为使形成在第二区域B上的第二多晶硅膜105B的膜厚度比形成在第一区域A上的第一多晶硅膜117A的膜厚度小，所以，金属膜114的膜厚与第二区域B的第二多晶硅膜105B的膜厚的比值就比以前的变大。由此，第二区域B的第二栅极电极115B的栅极方向长度的至少中央部未反应的多晶硅区域不再存在，就能够均匀地进行全硅化物化。因此，抑制了由于未反应的多晶硅区域的残留而引起的阈值电压等的动作特性的偏差，能够得到所希望的晶体管特性。
(第六实施方式)以下，参照
本发明的第六实施方式的半导体装置的制造方法。
图11(a)至图11(d)及图12(a)至图12(e)，是表示本发明第六实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
第六实施方式，其构成为将多晶硅膜图案化后，在包含于第一区域A的第一多晶硅膜及包含于第二区域B的第二多晶硅膜上再次沉积多晶硅膜后，进行回蚀刻。由此，使包含于第二区域B的第二多晶硅膜的膜厚比包含于第一区域A的第一多晶硅膜的膜厚小的同时，也使栅极长度方向的剖面成为凹状。
首先，如图11(a)所示，在硅形成的半导体衬底100上形成元件隔离区域101，其后，通过离子注入法，在半导体衬底100的第一区域A上形成第一P型阱区域102，接下来，在第二区域B上形成第二P型阱区域103。接下来，在半导体衬底100的激活区域上，通过热氧化法，形成如膜厚为2nm的氧化硅形成的栅极绝缘膜形成膜104。其后，通过如CVD法，在半导体衬底100上的包含元件隔离区域101及栅极绝缘膜形成膜104的全表面上，顺次沉积栅极电极形成用的膜厚为80nm的多晶硅膜105和膜厚为180nm的由氧化硅形成的保护膜形成膜106。
接下来，如图11(b)所示，通过平板印刷法及干蚀刻法，将保护膜形成膜106在第一区域A及第二区域B中分别图案化成栅极图案，由保护膜形成膜106形成第一保护膜106A及第二保护膜106B。这时，使第二区域B的第二保护膜106B的宽度(栅极长度)比第一区域A第一保护膜106A的宽度(栅极长度)大。接下来，以图案化了的第一保护膜106A及第二保护膜106B分别为掩模，对多晶硅膜105及栅极绝缘膜形成膜104进行干蚀刻。由此，第一区域A中，形成了包含图案化了的第一保护膜106A及第一多晶硅膜105A的第一栅极电极形成膜107A，第二区域B中，形成了包含图案化了的第二保护膜106B及第二多晶硅膜105B的第二栅极电极形成膜107B。还有，这时，由栅极绝缘膜形成膜104，形成了第一区域A的第一栅极绝缘膜104A和第二区域B的第二栅极绝缘膜104B。接下来，通过使用作为n型杂质的如磷(P)或者砷(As)的离子注入法，以第一栅极电极形成膜107A及第二栅极电极形成膜107B分别为掩模，在第一P型阱区域102及第二P型阱区域103上分别形成浅N型源·漏极扩散层108。
接下来，如图11(c)所示，通过CVD法，在半导体衬底100上包含各栅极电极形成膜107A、107B的全表面上，沉积膜厚为50nm的硅氮化膜，其后，通过对沉积了的硅氮化膜进行异方性蚀刻，在各栅极电极形成膜107A、107B的各两侧面上，形成硅氮化膜形成的侧壁109。接下来，以形成了各自的侧壁109的栅极电极形成膜107A、107B为掩模，进行以磷(P)或砷(As)为杂质的离子注入，通过激活注入的杂质的热处理，在第一P型阱区域102及第二P型阱区域103的栅极电极形成膜107A、107B的侧壁109两侧形成各自的深N型源·漏极扩散层110。
接下来，如图11(d)所示，除去深N型源·漏极扩散层110的表面的自然氧化膜后，通过喷镀法，在半导体衬底100的整个面上沉积膜厚为20nm的镍膜。其后，对半导体衬底100，进行例如在氮气环境下温度为320℃的第一急速热处理，通过使构成半导体衬底100的硅和与该硅接触的镍相互反应，镍硅化深N型源·漏极扩散层110的各上部。接下来，在混合了盐酸和过氧化氢水的蚀刻液中浸入半导体衬底100，至少除去元件隔离区域101、各保护膜106A、106B及各侧壁109上残存的未反应的镍膜。其后，对半导体衬底100进行比第一急速热处理温度高的温度为550℃的第二急速热处理。由此，在深N型源·漏极扩散层110的各上部形成了低电阻的镍硅化物层111。
接下来，如图12(a)所示，在半导体衬底100上以覆盖各栅极电极形成膜107A、107B整个面的形式形成由硅氧化膜形成的层间绝缘膜112，其后，由CMP法，对形成了的层间绝缘膜112进行平整以致露出各侧壁109及保护膜106A、106B。
接下来，如图12(b)所示，在对氮化硅及多晶硅具有选择性的蚀刻条件下，通过对第一区域A的第一保护膜106A及第二保护膜106B进行蚀刻除去各保护膜106A、106B，露出第一多晶硅膜105A及第二多晶硅膜105B。
接下来，如图12(c)所示，通过CVD法，在包含露出包含第一多晶硅膜105A及第二多晶硅膜105B的层间绝缘膜112及侧壁109的整个表面上，沉积膜厚为80nm的多晶硅膜117。接下来，对沉积了的多晶硅膜117进行回蚀刻。这时，在第一区域A上，因为侧壁109的内壁之间的间隔，比多晶硅膜117的膜厚的两倍小，所以，第一多晶硅膜105A上的侧壁109之间能够埋入多晶硅膜117。由此，第一多晶硅膜105A上的多晶硅膜117的膜厚，比层间绝缘膜112或侧壁109上的多晶硅膜117的膜厚形成的大。还有，第二多晶硅膜105B上的多晶硅膜117的膜厚，由两侧部的侧壁109侧面上形成的多晶硅膜117而增厚，其中央部形成为与层间绝缘膜112及侧壁109上的多晶硅膜117的膜厚相同。其后，对沉积了的多晶硅膜117进行回蚀刻，除去层间绝缘膜112及侧壁109上不要的多晶硅膜117。由此，在第一区域A的第一栅极绝缘膜104A上形成第一多晶硅膜117A。还有，在第二区域B的第二栅极绝缘膜104B上，形成第二多晶硅膜117B。在此，第一多晶硅膜117A，由第一多晶硅膜105A和多晶硅膜117的叠层膜构成。另一方面，第二多晶硅膜117B，栅极长度方向两侧部由第二多晶硅膜105B和多晶硅膜117构成，中央部只由第二多晶硅膜105B构成。因此，第一区域A的第一多晶硅膜117A的膜厚，就比第二区域B的第二多晶硅膜117B的中央部的膜厚大。而且，因为第二多晶硅膜117B的栅极长度方向的两侧部上，残留了多晶硅膜117，所以，第二多晶硅膜117B的栅极长度方向的剖面成凹状。尚，多晶硅膜117的厚度，在比第一多晶硅膜105A的宽度(栅极长度)的二分之一大，且，比第二多晶硅膜105B的宽度(栅极长度)的二分之一小的情况下，本实施方式的效果显著。
接下来，如图12(d)所示，用喷镀法，在层间绝缘膜112、侧壁109及各多晶硅膜117A、117B上的整个面上，沉积例如厚度为50nm的由镍形成的金属膜114。其后，对半导体衬底100进行例如温度为400℃的氮气环境的第三急速热处理，使各多晶硅膜117A、117B和与该多晶硅膜117A、117B接触的金属膜114相互反应，由此，分别全硅化物化多晶硅膜117A、117B。通过这样，如图12(e)所示，全硅化物化了的第一栅极电极115A及第二栅极电极115B分别形成在第一区域A及第二区域B。
如以上的说明，根据第六实施方式，因为使形成在第二区域B上的第二多晶硅膜117B的栅极长度方向的中央部的膜厚度，比形成在第一区域A上的第一多晶硅膜117A的膜厚度小，所以，金属膜114的膜厚与第二区域B的第二多晶硅膜117B的膜厚的比值就比以前的变大。由此，第二区域B的第二栅极电极115B的栅极方向长度的至少中央部未反应的多晶硅区域不再存在，就能够均匀地进行全硅化物化。因此，抑制了由于未反应的多晶硅区域的残留而引起的阈值电压等的动作特性的偏差，能够得到所希望的晶体管特性。
而且，第六实施方式中，因为第二多晶硅膜117B的与侧壁109接触的两侧部上，形成了回蚀刻多晶硅膜117时的残留部，即便是侧壁109的内壁部分金属膜114的膜厚增大，在第二多晶硅膜117B的与侧壁109接触的两侧部的膜厚实际上不会不足。为此，在全硅化物化第二栅极电极115B之际，在侧壁109附近构成金属膜114的镍原子的供给不会过剩。其结果，就能够防止第二栅极电极115B的两侧部的金属过剩的全硅化物化电极的形成。因此，就能够抑制第二栅极电极115B的由于硅化物组成的不均匀而引起的栅极电阻的偏差，也就能够得到所希望得晶体管特性。
(第七实施方式)
以下，参照
本发明的第七实施方式的半导体装置的制造方法。
图13(a)至图13(e)及图14(a)至图14(e)，是表示本发明第七实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
第七实施方式，其构成为将多晶硅膜图案化后，在包含于第一区域A的第一多晶硅膜及包含于第二区域B的第二多晶硅膜上再次沉积多晶硅膜后。这时，有选择地除去覆盖第二多晶硅膜的第二保护膜的栅极长度方向(侧壁一侧)的两侧部。由此，使包含于第二区域B的第二多晶硅膜的膜厚比包含于第一区域A的第一多晶硅膜的膜厚小的同时，也使栅极长度方向的剖面成为凹状。
首先，如图13(a)所示，在硅形成的半导体衬底100上形成元件隔离区域101，其后，通过离子注入法，在半导体衬底100的第一区域A上形成第一P型阱区域102，接下来，在第二区域B上形成第二P型阱区域103。接下来，在半导体衬底100的激活区域上，通过热氧化法，形成如膜厚为2nm的氧化硅形成的栅极绝缘膜形成膜104。其后，通过CVD法，在半导体衬底100上的包含元件隔离区域101及栅极绝缘膜形成膜104的全表面上，顺次沉积栅极电极形成用的膜厚为80nm的多晶硅膜105和膜厚为180nm的由氧化硅形成的保护膜形成膜106。
接下来，如图13(b)所示，通过平板印刷法及干蚀刻法，将保护膜形成膜106在第一区域A及第二区域B中分别图案化成栅极图案，由保护膜形成膜106分别形成第一保护膜106A及第二保护膜106B。这时，使第二区域B的第二保护膜106B的宽度(栅极长度)比第一区域A第一保护膜106A的宽度(栅极长度)大。接下来，以图案化了的第一保护膜106A及第二保护膜106B分别为掩模，对多晶硅膜105及栅极绝缘膜形成膜104进行干蚀刻。由此，第一区域A中，形成了包含图案化了的第一保护膜106A及第一多晶硅膜105A的第一栅极电极形成膜107A，第二区域B中，形成了包含图案化了的第二保护膜106B及第二多晶硅膜105B的第二栅极电极形成膜107B。还有，这时，由栅极绝缘膜形成膜104，形成了第一区域A的第一栅极绝缘膜104A和第二区域B的第二栅极绝缘膜104B。接下来，通过使用作为n型杂质的如磷(P)或者砷(As)的离子注入法，以第一栅极电极形成膜107A及第二栅极电极形成膜107B分别为掩模，在第一P型阱区域102及第二P型阱区域103上分别形成浅N型源·漏极扩散层108。
接下来，如图13(c)所示，通过CVD法，在半导体衬底100上包含各栅极电极形成膜107A、107B的全表面上，沉积膜厚为50nm的硅氮化膜，其后，通过对沉积了的硅氮化膜进行异方性蚀刻，在各栅极电极形成膜107A、107B的各两侧面上，形成硅氮化膜形成的侧壁109。接下来，以形成了各自的侧壁109的栅极电极形成膜107A、107B为掩模，进行以磷(P)或砷(As)为杂质的离子注入，通过激活注入的杂质的热处理，在第一P型阱区域102及第二P型阱区域103的栅极电极形成膜107A、107B的侧壁109两侧形成各自的深N型源·漏极扩散层110。
接下来，如图13(d)所示，除去深N型源·漏极扩散层110的表面的自然氧化膜后，通过喷镀法，在半导体衬底100的整个面上沉积膜厚为20nm的镍膜。其后，对半导体衬底100，进行例如在氮气环境下温度为320℃的第一急速热处理，通过使构成半导体衬底100的硅和与该硅接触的镍相互反应，镍硅化深N型源·漏极扩散层110的各上部。接下来，在混合了盐酸和过氧化氢水的蚀刻液中浸入半导体衬底100，至少除去元件隔离区域101、各保护膜106A、106B及各侧壁109上残存的未反应的镍膜。其后，对半导体衬底100进行比第一急速热处理温度高的温度为550℃的第二急速热处理。由此，在深N型源·漏极扩散层110的各上部形成了低电阻的镍硅化物层111。
接下来，如图13(e)所示，在半导体衬底100上以覆盖各栅极电极形成膜107A、107B整个面的形式形成由硅氧化膜形成的层间绝缘膜112，其后，由CMP法，对形成了的层间绝缘膜112进行平整以致露出各侧壁109及保护膜106A、106B。接下来，由平板印刷法，形成第二保护膜106B的覆盖栅极长度方向的中央部且露出栅极长度方向两侧部的第一抗蚀膜图案113G。
接下来，如图14(a)所示，在对氮化硅及多晶硅具有选择性的蚀刻条件下，以第一抗蚀膜图案113G为掩模，对第一保护膜106A及第二保护膜106B进行干蚀刻除去各保护膜106A、106B，露出第一多晶硅膜105A及第二多晶硅膜105B的侧壁109一侧的两侧部。这时，第二多晶硅膜105B上的中央部(除去两侧部的区域)上，残留第二保护膜106B。其后，除去第一抗蚀膜图案113G。
接下来，如图14(b)所示，通过CVD法，在包含露出包含第一多晶硅膜105A及第二多晶硅膜105B的层间绝缘膜112、第二保护膜106B及侧壁109的整个表面上，沉积膜厚为80nm的多晶硅膜117。接下来，对沉积了的多晶硅膜117进行回蚀刻，除去层间绝缘膜112、第二保护膜106B及侧壁109上的多晶硅膜117。由此，在第一区域A的第一栅极绝缘膜104A上形成第一多晶硅膜117A，在第二区域B的第二栅极绝缘膜104B上，形成第二多晶硅膜117B。在此，第一多晶硅膜117A，如下一个图14(c)所示，由第一多晶硅膜105A和多晶硅膜117的叠层膜构成。另一方面，第二多晶硅膜117B，栅极长度方向两侧部由第二多晶硅膜105B和多晶硅膜117构成，中央部只由第二多晶硅膜105B构成。
接下来，如图14(c)所示，通过平板印刷法，形成具有露出第二保护膜106B的开口图案的第二抗蚀膜图案113H。接下来，以形成了的第二抗蚀膜图案113H为掩模，在对氮化硅及多晶硅具有选择性的蚀刻条件下，蚀刻第二保护膜106B除去。由此，第一区域A的第一多晶硅膜117A的膜厚，比第二区域B的第二多晶硅膜117B的中央部的膜厚大。而且，第二多晶硅膜117B的栅极长度方向的两侧部上，因为残留了多晶硅膜117，所以，第二多晶硅膜117B的栅极长度方向的剖面为凹状。
接下来，如图14(d)所示，用喷镀法，在层间绝缘膜112、侧壁109及各多晶硅膜117A、117B上的整个面上，沉积厚度为50nm的由镍形成的金属膜114。其后，对半导体衬底100进行例如温度为400℃的氮气环境的第三急速热处理，使各多晶硅膜117A、117B和与该多晶硅膜117A、117B接触的金属膜114相互反应，由此，分别全硅化物化多晶硅膜117A、117B。通过这样，如图14(e)所示，全硅化物化了的第一栅极电极115A及第二栅极电极115B分别形成在第一区域A及第二区域B。
如以上的说明，根据第七实施方式，因为使形成在第二区域B上的第二多晶硅膜117B的膜厚度，比形成在第一区域A上的第一多晶硅膜117A的膜厚度小，所以，金属膜114的膜厚与第二区域B的第二多晶硅膜117B的膜厚的比值就比以前的变大。由此，第二区域B的第二栅极电极115B的栅极方向长度的至少中央部未反应的多晶硅区域不再存在，就能够均匀地进行全硅化物化。因此，抑制了由于未反应的多晶硅区域的残留而引起的阈值电压等的动作特性的偏差，能够得到所希望的晶体管特性。
而且，第七实施方式中，也与第六实施方式一样，因为第二多晶硅膜117B的与侧壁109接触的两侧部上，形成了回蚀刻多晶硅膜117时的残留部，即便是侧壁109的内壁部分金属膜114的膜厚增大，在第二多晶硅膜117B的与侧壁109接触的两侧部的膜厚实际上不会不足。为此，在全硅化物化第二栅极电极115B之际，在侧壁109附近构成金属膜114的镍原子的供给不会过剩。其结果，就能够防止第二栅极电极115B的两侧部的金属过剩的全硅化物化电极的形成。因此，就能够抑制第二栅极电极115B的由于硅化物组成的不均匀而引起的栅极电阻的偏差，也就能够得到所希望得晶体管特性。
(第八实施方式)以下，参照
本发明的第八实施方式的半导体装置的制造方法。
图15(a)至图15(d)，是表示本发明第八实施方式所涉及的半导体装置的制造方法的工序顺序的构成剖面图。
第八实施方式，其构成为作为除去第一保护膜及第二保护膜露出第一多晶硅膜及第二多晶硅膜的方法，代替由蚀刻除去各保护膜的方法，由CMP法同时除去层间绝缘膜及侧壁。
首先，如图15(a)，表示与第一实施方式一样，在半导体衬底100的第一区域A中，两侧面上形成了具有侧壁109的第一栅极电极形成膜107A，第二区域B中，两侧面上形成具有侧壁109的栅极长度比第一栅极电极形成膜107A大的第二栅极电极形成膜107B的状态。还有，第一P型阱区域102的第一栅极电极形成膜107A的两侧方及第二P型阱区域103的第二栅极电极形成膜107B的两侧方上，形成了各自的浅N型源·漏极扩散层108及深N型源·漏极扩散层110，该深N型源·漏极扩散层110的上部，形成了镍硅化物层111。还有，包含侧壁109的各栅极电极形成膜107A、107B，处于埋入平整了的层间绝缘膜112的状态。
接下来，如图15(b)所示，通过CMP法，到露出各多晶硅膜105A、105B为止，掩模层间绝缘膜112、各保护膜106A、106B及侧壁109。这时，在第二区域B的第二多晶硅膜105B上，栅极长度方向的中央部分成为凹部，也就是使用容易形成大半径凹进形的CMP条件。由此，第二多晶硅膜105B，成为其栅极长度方向的剖面形状在侧壁109附近高中央部分低的凹状。
接下来，如图15(c)所示，对露出的第一多晶硅膜105A及第二多晶硅膜105B进行对氧化硅及氮化硅具有有选择地蚀刻条件的回蚀刻。其后，用喷镀法，在层间绝缘膜112、侧壁109及各多晶硅膜105A、105B上的整个面上，沉积厚度为50nm的由镍形成的金属膜114。其后，对半导体衬底100进行例如温度为400℃的氮气环境的第三急速热处理，使各多晶硅膜105A、105B和与该多晶硅膜105A、105B接触的金属膜114相互反应，由此，分别全硅化物化多晶硅膜105A、105B。通过这样，如图15(d)所示，全硅化物化了的第一栅极电极115A及第二栅极电极115B分别形成在第一区域A及第二区域B。
如以上的说明，根据第八实施方式，由CMP的大半径凹进形，因为使形成在第二区域B上的第二多晶硅膜105B的膜厚度，比形成在第一区域A上的第一多晶硅膜105A的膜厚度小，所以，金属膜114的膜厚与第二区域B的第二多晶硅膜117B的膜厚的比值就比以前的变大。由此，第二区域B的第二栅极电极115B的栅极方向长度的至少中央部未反应的多晶硅区域不再存在，就能够均匀地进行全硅化物化。因此，抑制了由于未反应的多晶硅区域的残留而引起的阈值电压等的动作特性的偏差，能够得到所希望的晶体管特性。
而且，第八实施方式中，由于第二多晶硅膜105B的大半径凹进形，残留了与侧壁109接触的两侧部，即便是侧壁109的内壁部分金属膜114的膜厚增大，在第二多晶硅膜105B的与侧壁109接触的两侧部的膜厚不会不足。为此，在全硅化物化第二栅极电极115B之际，在侧壁109附近构成金属膜114的镍原子的供给不会过剩。其结果，就能够防止第二栅极电极115B的两侧部的金属过剩的全硅化物化电极的形成。因此，就能够抑制第二栅极电极115B的由于硅化物组成的不均匀而引起的栅极电阻的偏差，也就能够得到所希望得晶体管特性。
尚，在第一至第八的各实施方式中，用N型金属绝缘体半导体电场效应晶体管进行了说明，但是，代替它，使用含非结晶硅或硅的其他半导体材料亦可。
还有，在第一至第八的各实施方式中，用N型金属绝缘体半导体电场效应晶体管进行了说明，但是，用同样的方法形成P型金属绝缘体半导体电场效应晶体管也能够得到同样的效果。可是，这种情况下，取代第一P型阱区域及第二P型阱区域形成第一N型沟道区域及第二N型沟道区域，取代浅N型源·漏极扩散层及深N型源·漏极扩散层形成浅P型源·漏极扩散层及深P型源·漏极扩散层即可。
还有，深N型源·漏极扩散层110的上部形成了镍硅化物层111，但是，硅化物用金属不只限于镍，取代它的可以用钴(Co)、钛(Ti)或钨(W)等硅化物用金属。
还有，硅化物化各栅极电极115A、115B的金属膜114中使用了镍，但是取代它用白金(Pt)亦可。
还有，侧壁109上使用了氮化硅，但是，使用氧化硅和氮化硅的叠层体亦可。
还有，各栅极绝缘膜104A、104B中，使用了氧化硅，但是，使用例如，氧化铪(铪Hf)、铪硅酸盐或氧化锆(锆Kr)等强电解质膜，也就是所谓的high-k膜亦可。
尚，本发明的第一至第八的各实施方式所涉及的半导体装置不过只是一例，本发明，不为各实施方式所示的半导体装置的构成所限制。
—产业上的利用可能性—本发明所涉及的半导体装置及其制造方法，在将金属绝缘体半导体晶体管的栅极电极全硅化物化之际，通过对栅极长度或栅极面积等的图案依赖性，能够不在栅极电极中生成未反应的多晶硅区域或硅化物组成局部不同的区域，在具有全硅化物化栅极电极的半导体装置及其制造方法中是有用的。
权利要求
1.一种半导体装置，其特征为包括半导体衬底，被分隔成了第一区域及第二区域；第一金属绝缘体半导体晶体管，顺次形成在上述半导体衬底的上述第一区域上，具有第一栅极绝缘膜及全硅化物化了的第一栅极电极；第二金属绝缘体半导体晶体管，顺次形成在上述半导体衬底的上述第二区域上，具有第二栅极绝缘膜及全硅化物化了的第二栅极电极，另外上述第二栅极电极的栅极长度，比上述第一栅极电极的栅极长度长，上述第二栅极电极的栅极长度方向中央部的厚度，比上述第一栅极电极的厚度小。
2.根据权利要求1所述的半导体装置，其特征为上述第二栅极电极的上表面，是平整的。
3.根据权利要求1所述的半导体装置，其特征为上述第二栅极电极的栅极长度方向的剖面，是凹状的。
4.根据权利要求1至3任何一项所述的半导体装置，其特征为上述第一栅极电极及第二栅极电极的两侧面上，各自形成了由绝缘膜形成的侧壁。
5.根据权利要求1至3任何一项所述的半导体装置，其特征为上述第一金属绝缘体半导体晶体管，具有形成在上述第一区域的上述第一栅极电极两侧的第一杂质层，上述第二金属绝缘体半导体晶体管，具有形成在上述第二区域的上述第二栅极电极两侧的第二杂质层。
6.根据权利要求1至3任何一项所述的半导体装置，其特征为上述第一金属绝缘体半导体晶体管及第二金属绝缘体半导体晶体管，是同样导电型的金属绝缘体半导体晶体管。
7.一种半导体装置的制造方法，其特征为包括工序a，在被分隔成了第一区域及第二区域的半导体衬底上，顺次形成栅极绝缘膜、硅膜及保护膜；工序b，通过至少将上述保护膜及硅膜图案化，在上述第一区域形成由各个上述保护膜及是硅膜的第一保护膜及第一栅极用硅膜形成的第一栅极电极形成膜的同时，在上述第二区域形成由各个上述保护膜及是硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比上述第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜；工序c，在上述第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁；工序d，以形成了各个侧壁的上述第一栅极电极形成膜及第二栅极电极形成膜为掩模，在上述半导体衬底的上述第一区域及第二区域上形成各个杂质层；工序e，在上述工序d之后，通过除去上述第一保护膜及第二保护膜，分别露出上述第一栅极用硅膜及第二栅极用硅膜；工序f，在上述工序e之后，使上述第二栅极用硅膜的栅极长度方向的至少中央部分的厚度，比上述第一栅极用硅膜的厚度小；工序g，在上述工序f之后，上述第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的上述金属膜实施热处理，分别全硅化物化上述第一栅极用硅膜及第二栅极用硅膜。
8.根据权利要求7所述的半导体装置的制造方法，其特征为在上述工序f中，通过全面蚀刻上述第二栅极用硅膜，使上述第二栅极用硅膜整体的厚度比上述第一栅极用硅膜的厚度小。
9.根据权利要求7所述的半导体装置的制造方法，其特征为在上述工序f中，通过有选择地只蚀刻上述第二栅极用硅膜的栅极长度方向的中央部分，使上述第二栅极用硅膜的中央部分的厚度比上述第一栅极用硅膜的厚度小。
10.一种半导体装置的制造方法，其特征为包括工序a，在被分隔成了第一区域及第二区域的半导体衬底上，形成栅极绝缘膜；工序b，在上述第一区域的上述栅极绝缘膜上形成第一硅膜，且，在上述第二区域的上述栅极绝缘膜上形成具有比上述第一硅膜厚度小的第二硅膜；工序c，在上述工序b之后，上述第一硅膜及第二硅膜上，形成表面被平整化了的保护膜；工序d，通过至少将上述保护膜、第一硅膜及第二硅膜图案化，在上述第一区域形成由各个上述保护膜及是第一硅膜的第一保护膜及第一栅极用硅膜形成的第一栅极电极形成膜的同时，在上述第二区域形成由各个上述保护膜及是第二硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比上述第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜；工序e，在上述第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁；工序f，以形成了各个侧壁的上述第一栅极电极形成膜及第二栅极电极形成膜为掩模，在上述半导体衬底的上述第一区域及第二区域上形成各个杂质层；工序g，在上述工序f之后，通过有选择地除去上述第一保护膜及第二保护膜，露出上述第一栅极用硅膜及第二栅极用硅膜；工序h，在上述工序g之后，上述第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的上述金属膜实施热处理，分别全硅化物化上述第一栅极用硅膜及第二栅极用硅膜。
11.根据权利要求10所述的半导体装置的制造方法，其特征为上述工序b，是在上述半导体衬底的整个表面上，形成上述第一硅膜之后，通过有选择地蚀刻上述第一硅膜的上述第二区域形成上述第二硅膜的工序。
12.根据权利要求10所述的半导体装置的制造方法，其特征为上述工序b，是在上述第一区域的上述栅极绝缘膜上有选择地形成硅膜后，通过在上述硅膜及上述第二区域的上述栅极绝缘膜上形成上述第二硅膜，在上述第一区域的上述栅极绝缘膜上形成由上述硅膜及第二硅膜形成的上述第一硅膜的工序。
13.一种半导体装置的制造方法，其特征为包括工序a，在被分隔成了第一区域及第二区域的半导体衬底上，顺次形成栅极绝缘膜、第一硅膜及保护膜；工序b，通过至少图案化上述保护膜及第一硅膜，在上述第一区域形成由各个上述保护膜及是第一硅膜的第一保护膜及下层硅膜形成的第一栅极电极形成膜的同时，在上述第二区域形成由各个上述保护膜及是第一硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比上述第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜；工序c，在上述第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁；工序d，以形成了各个侧壁的上述第一栅极电极形成膜及第二栅极电极形成膜为掩模，在上述半导体衬底的上述第一区域及第二区域上形成各自的杂质层；工序e，在上述工序d之后，通过有选择地除去上述第一保护膜，露出上述下层硅膜；工序f，在上述工序e之后，在上述下层硅膜上，有选择地形成上层硅膜，形成由上述下层硅膜及上层硅膜形成的第一栅极用硅膜；工序g，在上述工序f之后，通过有选择地除去上述第二保护膜，露出上述第二栅极用硅膜；工序h，在上述工序g之后，上述第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的上述金属膜实施热处理，分别全硅化物化上述第一栅极用硅膜及第二栅极用硅膜。
14.一种半导体装置的制造方法，其特征为包括工序a，在被分隔成了第一区域及第二区域的半导体衬底上，顺次形成栅极绝缘膜、第一硅膜及保护膜；工序b，通过至少图案化保护膜及第一硅膜，在上述第一区域形成由各个上述保护膜及是第一硅膜的第一保护膜及第一下层硅膜形成的第一栅极电极形成膜的同时，在上述第二区域形成由各个上述保护膜及是第一硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比上述第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜；工序c，在上述第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁；工序d，以形成了各自侧壁的上述第一栅极电极形成膜及第二栅极电极形成膜为掩模，在上述半导体衬底的上述第一区域及第二区域上形成各个杂质层；工序e，在上述工序d之后，通过除去上述第一保护膜及第二保护膜的一部分，露出上述第一下层硅膜及第二下层硅膜的一部分；工序f，在上述工序e之后，在上述第一下层硅膜上的整个表面有选择地形成第一上层硅膜，在形成由上述第一下层硅膜及第一上层硅膜形成的第一栅极用硅膜的同时，在上述第二下层硅膜上的一部分上有选择地形成第二上层硅膜，形成由上述第二下层硅膜及第二上层硅膜形成的第二栅极用硅膜；工序g，在上述工序f之后，上述第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的上述金属膜实施热处理，分别全硅化物化上述第一栅极用硅膜及第二栅极用硅膜。
15.根据权利要求14所述的半导体装置的制造方法，其特征为在上述工序e中，全部除去包含在上述第二栅极电极形成膜中的上述保护膜。
16.根据权利要求14所述的半导体装置的制造方法，其特征为在上述工序e中，有选择地除去包含在上述第二栅极电极形成膜中的上述第二保护膜的栅极长度方向的两侧部，在上述工序f之后且在上述工序g之前，还包括除去上述第二保护膜的残留部分的工序。
17.根据权利要求7至16的任何一项所述的半导体装置的制造方法，其特征为在上述形成杂质层工序和上述除去上述第一保护膜工序之间，还包括在上述第一区域及第二区域上以覆盖上述第一保护膜及第二保护膜的形式形成层间绝缘膜后，平整形成的上述层间绝缘膜的上表面使上述第一保护膜及第二保护膜的各上表面露出的工序，上述层间绝缘膜的蚀刻程度比上述第一保护膜及第二保护膜的蚀刻程度小。
18.一种半导体装置的制造方法，其特征为包括工序a，在被分隔成了第一区域及第二区域的半导体衬底上，顺次形成栅极绝缘膜、硅膜及保护膜；工序b，通过至少将上述保护膜及硅膜图案化，在上述第一区域形成由各个上述保护膜及是硅膜的第一保护膜及第一栅极用硅膜形成的第一栅极电极形成膜的同时，在上述第二区域形成由各个上述保护膜及是硅膜的第二保护膜及第二栅极用硅膜形成的，栅极长度比上述第一栅极电极形成膜的栅极长度长的第二栅极电极形成膜；工序c，在上述第一栅极电极形成膜及第二栅极电极形成膜的各侧面上分别形成由绝缘膜形成的侧壁；工序d，以形成了各个侧壁的上述第一栅极电极形成膜及第二栅极电极形成膜为掩模，在上述半导体衬底的上述第一区域及第二区域上形成各个杂质层；工序e，在上述第一区域及第二区域上以覆盖上述第一保护膜及第二保护膜的形式形成层间绝缘膜后，研磨除去形成的上述第一保护膜、第二保护膜及层间绝缘膜，露出上述第一栅极用硅膜及第二栅极用硅膜的同时，形成上述第二栅极用硅膜的上表面为剖面凹状；工序f，在上述工序e之后，回蚀刻上述第一栅极用硅膜及第二栅极用硅膜；工序g，在上述工序f之后，上述第一栅极用硅膜及第二栅极用硅膜上形成金属膜后，通过对形成了的上述金属膜实施热处理，分别全硅化物化上述第一栅极用硅膜及第二栅极用硅膜。
19.根据权利要求7至16以及18任何一项所述的半导体装置的制造方法，其特征为还包括在图案化上述第一栅极电极形成膜及第二栅极电极形成膜的工序和上述形成上述侧壁的工序之间，以上述第一栅极电极形成膜及第二栅极电极形成膜各自为掩模，在上述半导体衬底的上述第一区域及第二区域形成各个外延杂质层的工序。
20.根据权利要求7至16以及18任何一项所述的半导体装置的制造方法，其特征为还包括在上述形成杂质层的工序和上述除去第一保护膜的工序之间，硅化物化上述杂质层上部的工序。
全文摘要
在将晶体管的栅极电极全硅化物化之际，根据栅极长度或栅极面积等对图案的依赖性，在未反应的多晶硅区域或硅化物的组成局部不同的区域不形成栅极电极。半导体装置，包括顺次形成在半导体衬底的第一区域(A)上，具有第一栅极绝缘膜(104A)及全硅化物化了的第一栅极电极(115A)的第一N型金属绝缘体半导体晶体管(51)，和顺次形成在半导体衬底的第二区域(B)上，具有第二栅极绝缘膜(104B)及全硅化物化了的第二栅极电极(115B)的第二N型金属绝缘体半导体晶体管(52)。第二栅极电极的栅极长度，比第一栅极电极的栅极长度大，且，第二栅极电极的栅极长度方向的中央部的厚度，比第一栅极电极的厚度小。
文档编号H01L21/8234GK1933158SQ200610093208
公开日2007年3月21日 申请日期2006年6月22日 优先权日2005年9月15日
发明者佐藤好弘, 工藤千秋 申请人:松下电器产业株式会社