专利名称：金属氧化物半导体器件及其制造方法
技术领域：
本发明涉及丰导体制造技术领城，特别涉及一种金属氧化物半导体晶体管(M()S)及其制造方法。
技术背景随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、 更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集变得越来越细且长度变得较以往更短。为了避免短沟效应，目前采用轻掺杂 漏极(LDD)结构，通常称为延伸掺杂。图l为MOS器件轻掺杂漏极结构剖面 示意图。如图1所示，在半导体衬底100上形成栅极140之后，注入杂质离子170 形成轻掺杂区域121和131。对于NMOS器件而言，n型杂质离子170为磷(P+) 或砷(As);对于PMOS器件而言，p型杂质离子主要为硼(B+)。然后在栅极两侧形成侧墙(offset spacer)，采用自对准工艺在形成源极 120和漏极130。在超高速大规模MOS集成电路中，为降低源/漏电极和栅极的 薄膜电阻和寄生电阻，在形成于半导体衬底上的源、漏区域和由多晶硅构成 的栅极上，形成金属与半导体例如硅(Si)的反应生成物，即硅化物(下称金 属硅化物)，来获得良好的低电阻接触。图2为金属硅化物层在晶体管中的位 置示意图。如图2所示，在源极区120、漏极区130和栅极140上分别设置金属 硅化物层151、 152、 153,用于降低金属接触与下方结构之间的表面电阻和上 层互连结构的接触孔与晶体管各极之间的接触电阻。从0.13微米技术节点到90纳米技术节点，CMOS技术主要采用钴硅化物 (CoSi)作为接触层。当技术节点前推进后，器件的尺寸变得越来越小，由 于窄线宽的钴硅化物的电阻会变得很大无法接受，而镍硅化物的电阻随线宽 的变化很小，所以镍硅化物的采用是必然趋势。从90纳米工艺节点以后.开始用镍(Ni )代替钴形成镍的金属硅化物(NiSi) 作为接触层。特别是在65nm及以下，由于镍没有线宽效应，具有更低的硅消 耗和较低的热预算(thermal budget)以及更低的接触电阻，所以65纳米以下 工艺节点用镍取代钴。
但是，NiSi在高温时没有CoSi稳定，在温度较高时会形成高阻的Ni2Si， 因此镍的退火温度必须控制在350 450。C之间。由于Ni在硅中的扩散系数较 大，在温度高于450。C的硅化反应时，Ni的硅化反应在硅中扩散进行。图3中 金属硅化物的金属以镍为例，如图3所示，对于NMOS器件，由于n型杂质注入 后，杂质离子会在源极120和漏极130的轻掺杂区域121和131中的形成较强的 压应力(compressive strain),这种应力会将镍原子拉向(pull)狭窄的轻掺 杂区域121和131,造成镍原子向上述区域的扩散，进而在其中形成金属硅化 物160。在65nm以下的工艺节点，MOS器件的源、漏区域非常密集，该金属 硅化物160的存在会使沟道縮短，加剧了短沟效应，增加了产生漏电流的几率。在美国专利第6180469号中公开了 一种在栅极和源、漏区域表面形成金属 硅化物层的方法。该方法在栅极和源、漏区域表面上利用化学镀选择性地形 成镍层之后，将氮离子(N+)注入到该镍层中，形成将镍层分成上下的阻挡 层，以减少镍在硅中的扩散,，但这种离子注入分层选择性形成硅化物的工艺 控制难度无疑是较大的，依然存在镍横向扩散进入轻掺杂区域的风险。因此， 在形成NMOS器件源/漏极金属硅化物接触层的过程中，有效地阻止金属横向 扩散仍是65纳米工艺技术的巨大挑战之一。 发明内容本发明的目的在于提供一种金属氧化物半导体器件及其制造方法，对于 NMOS器件，能够有效阻止金属镍向轻掺杂区域的扩散。为达到上述目的，本发明提供的一种金属氧化物半导体器件，包括 半导体衬底；在所述衬底表面形成的栅极结构，所述栅极结构两侧具有侧墙； 位于所述衬底中的源极区和漏极区，所述源极区和漏极区分别具有轻掺 杂区；位于所述栅极、源极区和漏极区上的金属硅化物；和 位于所述轻掺杂区中的第 一杂质离子和第二杂质离子。 所述源极区和漏极区位于所述侧墙两侧的衬底中。 所述轻掺杂区延伸至所述侧墙下方的衬底中。 所述第一杂质包括磷、砷或锑中的一种。 所述第二杂质包括碳、氮或氟中的一种。 所述金属》圭4匕物中的金属为4臬。 所述衬底为P型衬底。相应地，本发明提供的一种金属氧化物半导体器件的制造方法，包括 在半导体衬底上形成栅級；注入第 一杂质离子和第二杂质离子形成轻掺杂区； 沉积介质层并刻蚀所述介质层形成侧墙；注入第 一 杂质离子形成源极区和漏极区；在所述栅极、源极区和漏极区表面形成金属硅化物。所述衬底为P型衬底。所述源极区和漏极区位于所述侧墙两侧的衬底中。 所述轻掺杂区延伸至所述侧墙下方的衬底中。所述第一杂质包括磷、砷或锑 中的一种。所述第二杂质包括碳、氮或氟中的一种。所述金属硅化物中的金 属为镍。所述杂质的注入能量为1KeV 6KeV。所述杂质的注入剂量为 1E4 lE15/cm2。与现有技术相比，本发明具有以下优点本发明在NMOS器件栅极两侧形成侧墙之前，在源/漏区表面形成轻掺杂 区的过程中，将碳离子与n型杂质离子一同注入到衬底中。经退火处理后， 使轻掺杂区注入的碳离子均匀分布，碳离子与n型杂质离子键的作用能够抵 消n型杂质离子产生的压应力。这样，在后续形成源/漏极金属硅化物接触层 时，金属镍的原子失去了向源/漏延伸区域也就是轻掺杂区移动的外力。由于 碳离子的注入，阻止了金属镍向轻掺杂区的扩散，避免了在源/漏延伸区域形 成金属硅化物的现象，降低了漏电流产生的机会，从而提高了NMOS器件的 性能。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及 其它目的、特征和优势将更加清晰。附图中相同的部件使用了相同的附图标 记。附图并未刻意按比例绘制，重点在于示出本发明的主旨。在附图中，为 清楚起见，放大了层和区域的厚度。图1为MOS器件轻掺杂漏极结构剖面示意图；图2为金属硅化物层在晶体管中的位置示意图；图3为NMOS器件出现金属横向扩散现象的器件剖面示意图； 图4至图7为说明根据本发明实施例的器件制造方法剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了 ;;艮多具体细节以便于充分理解本发明。但是本发 明能够以很多不同于在此描迷的其它方式来实施，本领域技术人员可以在不 违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。在65nm及以下的NMOS器件及其制造。所述半导体器件不仅可以是NMOS 晶体管，还可以是CMOS (互补金属氧化物半导体器件)中的NMOS晶体管。图4至图7为说明根据本发明实施例的器件制造方法剖面示意图。所述 示意图只是实例，其在此不应过度限制本发明保护的范围。如图4所示，在 提供的半导体衬底100表面形成的栅极结构。衬底100可以是整体半导体衬 底，例如单晶、多晶或非晶结构的硅或硅锗(SiGe),混合的半导体结构(例 如碳化硅、砷化镓、磷化镓、锑化铟、磷化铟、砷化铟、砷化镓或锑化镓)。 也可以是绝缘层上有半导体的衬底，例如绝缘体上硅(SOI)。或者还可以包 括合金半导体(例如GaAsP. AlInAs、 AlGaAs、 GalnAs、 GalnP、 GalnAsP) 或其组合。虽然在此描述了可以形成衬底100的材料的几个示例，但是可以 作为半导体衬底的任何材料均落入本发明的精神和范围。栅极结构包括在半导体衬底100表面形成的栅极介质层110和多晶硅栅 极140。首先在衬底100表面形成栅极介质层材料层和栅极材料层。栅极介质 层可以选用适当的材料例如氧化硅(Si02)或氮氧化硅(SiNO)。在65nm以下 工艺节点栅极介质层110需要具有高可靠性和低的漏电流，因此作为栅极介 质层，其材料优选为高介电常数(highk)材料。本文中高介电常数材料为介 电常数大于IO的材料。可以作为形成栅极电介质层的高介电常数材料包括氣 化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化 钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、 氧化锆、氧化铝、氧化铪-氧化铝合金或其组合。虽然在此描述了可以用来形 成电介质层110的材料的少数示例，但是该层可以由减小栅极漏电流的其它 材料形成。栅极介质层110的生长方法可以是任何常规真空镀膜技术，比如原子层沉积(AI」D)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增 强型化学气相淀积(PECVD)工艺，优选为原子层沉积工艺。在这样的工艺 中，衬底100和电介质层110之间会形成光滑的原子界面，可以形成理想厚度的栅极介质层。本发明中栅极介质层11o优选的厚度在io-1 ooA之间。栅极材料层可以为多晶硅或掺杂金属杂质的多晶硅，金属杂质至少包括 一种金属(例如钛、钽、钨、钼、铂等)，以及金属硅化物，例如镍硅化物、钛硅化物、钴硅化物。形成栅极140的方法包括利用原子层沉积(ALD)、化 学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等工艺淀积栅 极材料，厚度为400A 2500A。利用公知的光刻、曝光显影工艺在栅极材料表面形成图案化掩膜，随后 利用刻蚀工艺刻蚀栅极材料和栅极介质层形成栅极140和栅极介质层110。在接下来的工艺步骤中，注入杂质离子180,在源区和漏区形成轻掺杂区 域121和131。 NMOS器件的杂质离子180为n型杂质，例如磷、砷或锑。注 入到衬底中的n型杂质会在轻掺杂区域121和131中产生较强的压应力，在 后续形成源/漏极金属硅化物接触层时，由于65nm以下工艺主要采用金属镍 作为金属硅化物的金属，而镍在含硅材料中的扩散系数比较大，极易在轻掺 杂区域121和131中的压应力作用下扩散至轻掺杂区域121和131中而形成 不期望的金属硅化物。为防ih金属镍向轻掺杂区的扩散，本发明的一个实施 例中，在注入的杂质离子180中加入了碳离子(C+)。碳离子与n型杂质离子 键的共同作用能够消除n型杂质离子在轻掺杂区域121和131中产生的压应 力。从而在形成源/漏极金属硅化物接触层的过程中，镍原子便失去了向轻掺 杂区121和131移动的外力。因此避免了在轻掺杂区域121和131中形成金 属硅化物现象的发生。本发明的其它实施例中.还可以在注入的杂质离子180中加入氟离子(F+ ) 或氮离子(N+ )，来消除n型杂质离子在轻掺杂区域121和131中产生的压应 力。此外，注入的碳离子(C+)、氟离子(F+)或氮离子(N+)时机即可以与 n型杂质同时注入，也可以先于或后于n型杂质注入。本发明中，注入碳离子 (C )、氟离子(F+)或氮离子(N4)的能量为1KeV 6KeV,注入的剂量为 1E14 1E15离子/cm2。
接下来如图5所示，在反应室内利用PECVD工艺在具有栅极140的衬底 100上淀积侧壁间隔壁材料层，用于进行后续的离子注入。侧壁间隔壁材料层 的材质可为氮化硅(Si3N4)、氮化硅(Si3N4)之外的含氮材料(SixNy)、氮 氧化硅或其组合。在本实施例中，利用硅烷(silane)以及氨来形成氮化硅组 成的侧壁间隔壁材料层。然后刻蚀所述侧壁间隔壁材料层形成侧墙141和142。
本发明采用自对准工艺，在形成位于栅极140两侧的侧墙141和142之 后，如图6所示，进行重掺杂的n型杂质离子注入，例如注入磷、砷或锑， 用于掺杂NMOS晶体管源区和漏区，从而形成NMOS晶体管的源极区120和 漏极区130。轻掺杂区121和131位于侧墙141和142的下方，轻掺杂区121 作为源极区120的延伸部分轻掺杂区131作为漏极区130的延伸部分，它 们之间的距离决定了 NMOS器件沟道的长度。
接下来的工艺步骤，如图7所示，在栅极140、源极区120和漏极区130 表面淀积金属镍。淀积的方法优选采用物理溅射法，例如物理气相淀积 (PVD)。栅极顶部淀积的金属镍直接与多晶硅材料接触，源极区120和漏 极区130表面淀积的金属镍覆盖在掺杂的衬底表面。然后，进行热退火，优 选为快速热退火，退火温度在250-350。C之间。在退火过程中，栅极250表面 的镍逐渐向栅极140内部扩散并与多晶硅栅极140中的硅形成镍的硅化物硅 化镍153。在源极区120和漏极区130表面淀积的金属4臬也在热退火过程中向 源极区120和漏极区130内部渗透，与硅反应形成金属硅化物，即硅化镍151 和152。
由于在形成侧墙140和142之前，在注入n型杂质离子形成轻掺杂区121 和131的过程中已经掺杂了碳离子，碳离子与n型杂质离子键作用能够抵消n 型杂质离子产生的压应力。因此，在源极区20和漏极区130表面淀积的金 属镍的镍原子由于没有了向轻掺杂区121和131移动的外力，从而不会出现 向轻掺杂区的扩散的现象，避免了在轻掺杂区121和131中金属硅化物的形 成，降低了漏电流产生的机会。
图7也示出了本发明的金属氧化物半导体器件的结构剖面图。如图7所 示，本发明的金属氧化物半导体器件为NMOS晶体管，包括衬底100，在衬 底100表面形成的栅极介质层110和栅极140以及侧墙141和142。在衬底 IOO中具有源区120和漏区130,源区120和漏区130分别具有延伸至侧墙下 方的延伸部分，也就是先于源区120和漏区130形成的轻4参杂区121和131。 在源极区120、漏极区130和栅极140上分别具有金属硅化物层151、 152和 153 ，用于降低上层互连结构的接触孔与晶体管各极之间的接触电阻。在轻掺杂区121和131中，除掺杂的n型杂质离子之外，还包括碳离子、 氟离子或氮离子。所述离子的注入剂量为1E14 1E15离子/cm2，用于消除n 型杂质离子在衬底100中产生的压应力，防止形成金属硅化物层151、 152和 153时金属镍向轻掺杂区12)和131中扩散。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上 的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。 任何熟悉本领域的技术人员.在不脱离本发明技术方案范围情况下，都可利 用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修 饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1、一种金属氧化物半导体器件，包括半导体衬底；在所述衬底表面形成的栅极结构，所述栅极结构两侧具有侧墙；位于所述衬底中的源极区和漏极区，所述源极区和漏极区分别具有轻掺杂区；位于所述栅极、源极区和漏极区上的金属硅化物；和位于所述轻掺杂区中的第一杂质离子和第二杂质离子。
2、 如权利要求1所述的半导体器件，其特征在于所述源极区和漏极区 位于所述侧墙两侧的衬底中,
3、 如权利要求1或2所述的半导体器件，其特征在于所述轻掺杂区延 伸至所述侧墙下方的衬底中:，
4、 如权利要求1所述的半导体器件，其特征在于所述第一杂质包括磷、 砷或锑中的一种。
5、 如权利要求1所述的半导体器件，其特征在于所述第二杂质包括碳、氮或氟中的一种。
6、 如权利要求1所述的半导体器件，其特征在于所述金属硅化物中的金属为镍。
7、 如权利要求1所述的半导体器件，其特征在于所述衬底为P型衬底。
8、 一种金属氧化物半导体器件的制造方法，包括 在半导体衬底上形成栅极；注入第 一杂质离子和第二杂质离子形成轻掺杂区； 沉积介质层并刻蚀所述介质层形成侧墙； 注入第 一杂质离子形成源极区和漏极区； 在所述栅极、源极区和漏极区表面形成金属硅化物。
9、 如权利要求8所述的方法，其特征在于所述衬底为P型衬底。
10、 如权利要求8所述的方法，其特征在于所述源极区和漏极区位于 所述侧墙两侧的衬底中。
11、 如权利要求8所述的方法，其特征在于所述轻掺杂区延伸至所述 侧墙下方的衬底中。
12、 如权利要求8所述的方法，其特征在于所述第一杂质包括磷、砷 或4弟中的一种。
13、 如权利要求8所述的方法，其特征在于所述第二杂质包括碳、氮或氟中的一种。
14、 如权利要求8所述的半导体器件，其特征在于所述金属硅化物中的金属为镍。
15、 如权利要求8或13所述的方法，其特征在于所述杂质的注入能量 为1KeV 6KeV。
16、 如权利要求15所述的方法，其特征在于所述杂质的注入剂量为 1E14 lE15/cm2。
全文摘要
本发明公开了一种金属氧化物半导体器件，包括半导体衬底；在所述衬底表面形成的栅极结构，所述栅极结构两侧具有侧墙；位于所述衬底中的源极区和漏极区，所述源极区和漏极区分别具有轻掺杂区；位于所述栅极、源极区和漏极区上的金属硅化物；和位于所述轻掺杂区中的第一杂质离子和第二杂质离子。本发明提供了一种金属氧化物半导体器件的制造方法，包括在半导体衬底上形成栅极；注入第一杂质离子和第二杂质离子形成轻掺杂区；沉积介质层并刻蚀所述介质层形成侧墙；注入第一杂质离子形成源极区和漏极区；在所述栅极、源极区和漏极区表面形成金属硅化物。本发明能够有效阻止金属镍向轻掺杂区域的扩散。
文档编号H01L29/78GK101154682SQ20061011684
公开日2008年4月2日 申请日期2006年9月30日 优先权日2006年9月30日
发明者何学缅, 叶好华, 煜 李 申请人:中芯国际集成电路制造(上海)有限公司