专利名称：感测式半导体装置及其制法的制作方法
技术领域：
本发明涉及一种感测式半导体装置及其制法，特别是涉及一种晶圆级芯片尺寸封装(WLCSP)的感测式半导体装置及其制法。
技术背景传统的影像感测式封装件(Image sensor package)主要是将感测 式芯片(Sensor chip)接置于一芯片承载件上，并通过焊线加以电性连 接该感测式芯片及芯片承载件后，于该感测式芯片上方封盖住一玻璃， 以供影像光线能为该感测式芯片所撷取。如此，该完成构装的影像感 测式封装件即可供系统厂进行整合至如印刷电路板(PCB)等外部装置 上，以供如数字相机(DSC)、数字摄影机(DV)、光学鼠标、及行动电话 等各式电子产品的应用。同时随着信息传输容量持续扩增，以及电子产品微小化与可携式 的发展趋势，导致一般集成电路的高输入/输出(1/0)、高散热、及尺 寸縮小化的需求更加受到重视，亦促使集成电路的封装型态朝向高电 性及小尺寸的方向演进，因此，业界逐发展出一种晶圆级芯片尺寸封 装(Wafer-Level Chip Scale Package, WLCSP)的感测式半导体装置， 藉以使完成封装的半导体装置仅微大于整合其中的感测式芯片尺寸， 进而有效应用于小型化的电子产品中。请参阅图1A至图IE,美国专利US6, 646， 289所揭示的感测式半导 体装置及其制法示意图，其主要是提供一具多个感测芯片10的晶圆 10A，以于相邻感测芯片10的焊垫101间形成延伸线路11 (如图1A所 示)；再将一玻璃12通过一黏着层13而黏置于该延伸线路11上(如第 IB图所示)；接着薄化该晶圆10A，并于该晶圆10A背面黏置一覆盖层 14后，再对应相邻感测芯片10间以切割或蚀刻等方式形成一穿过该覆 盖层14、晶圆10A、延伸线路11及黏着层13而内凹至该玻璃12的倾 斜槽口 15(如图1C所示)；于该倾斜槽口 15表面及对应该倾斜槽口附近的覆盖层14表面形成金属绕线16，并使该金属绕线16电性连接至 该延伸线路11 (如图ID所示)；之后于该覆盖层14表面的金属绕线16 上植接焊球n，并沿各该感测芯片10间进行切割作业，以制得晶圆级 芯片尺寸封装的感测式半导体装置(如图IE所示)。另美国专利 US6， 777, 767亦揭示出相似的技术。但是在前述的感测式半导体装置中，由于先前自该晶圆背面形成 倾斜槽口关系，因此在切割作业后该半导体装置侧面呈现倾斜切角形 态，亦即其垂直剖面呈倒梯形(平面宽度由上逐渐向下縮短)结构，因 而形成于该半导体装置侧面的金属绕线与芯片顶面焊垫的延伸线路连 接处呈锐角接触，而易发生应力集中造成连接处断裂的问题，再者， 于制程中是从晶圆背部形成倾斜槽口，因不易对正至正确位置，易造 成倾斜槽口的设置位置偏移，导致金属绕线与延伸线路无法连接，甚 至毁损到芯片。另外，因其金属绕线外露于半导体装置外，故易受外界污染而影 响产品信赖性，且易于在与外部装置(如印刷电路板)作电性连接时， 于焊球回焊时造成短路问题。再者，其制程中需先后形成延伸线路及 金属绕线，导致制程复杂及成本高等问题。因此，如何设计一种可避免线路发生断裂及外露问题的晶圆级芯 片尺寸感测式半导体装置及其制法，同时复可避免现有技术中从晶圆 背面切割的对位误差而导致线路电性连接不良及芯片毁损问题，确为 相关领域上所需迫切面对的课题。发明内容鉴于前述现有技术的缺陷，本发明的主要目的是提供一种感测式 半导体装置及其制法，从而可避免线路连接处因夹角尖锐发生断裂问 题。本发明的又一目的是提供一种感测式半导体装置及其制法，从而 可避免线路外露而受外界污染影响产品信赖性，及后续与外界电性连 接的可靠性问题。本发明的再一目的是提供一种感测式半导体装置及其制法，从而 可避免现有技术中从晶圆背面切割的对位误差而导致线路电性连接不良及芯片毁损问题。为达前述及其它目的，本发明的感测式半导体装置制法主要包括 提供一包含有多个感测芯片的晶圆，该感测芯片具有相对的主动面及 非主动面，该主动面上设有感测区及多个焊垫，以于相邻感测芯片主 动面的焊垫间形成多个凹槽；于该凹槽中形成导电线路，以电性连接 相邻芯片主动面的焊垫；于该感测芯片上接置透光体以遮盖该芯片感 测区；薄化该感测芯片非主动面至该凹槽，以使该导电线路相对外露 于该非主动面；沿各该感测芯片间进行切割，以形成多个侧边形成有 导电线路的感测芯片；将该些感测芯片接置于呈阵列排列有多个基板 的基板模块片上，并使该感测芯片的导电线路电性连接至该基板；于 该基板模块片上对应各感测芯片间填充绝缘材料以包覆该感测芯片且 外露出该透光体；以及沿该基板间进行切割，以形成多个感测式半导 体装置。通过前述的制法，本发明复揭示一种感测式半导体装置，包括 基板；感测芯片，具有相对的主动面及非主动面，且于该主动面上形 成有一感测区与多个焊垫，及于该感测芯片侧边形成有延伸电性连接 至该焊垫的导电线路，以供该感测芯片的导电线路通过一导电材料而 电性连接至该基板；透光体，形成于该感测芯片的主动面上以遮盖该 感测区；以及绝缘材料，覆盖该导电线路外露部分。因此，本发明的感测式半导体装置及其制法主要于一包含有多个 感测芯片的晶圆上，对应相邻感测芯片主动面的焊垫间形成多个凹槽， 并于该凹槽中形成电性连接相邻芯片主动面焊垫的导电线路，再薄化 该感测芯片非主动面至该凹槽，以使该导电线路相对外露于该非主动 面，而不同于现有技术从芯片非主动面(晶圆背部)形成穿过晶圆、电 性连接至芯片焊垫的延伸线路、黏着层而内凹至该玻璃的倾斜槽口， 再于该倾斜槽口表面及对应该倾斜槽口附近的覆盖层表面形成电性连 接至延伸线路的金属绕线，以避免现有技术半导体装置侧面呈现倾斜 切角形态，因而形成于该半导体装置侧面的金属绕线与芯片焊垫的延 伸线路连接处呈锐角接触，而发生应力集中造成连接处断裂问题，以 及因现有技术制程中是从晶圆背部形成倾斜槽口，不易对正正确的位 置，造成槽口位置偏移，导致金属绕线与延伸线路无法连接，甚至毁损到芯片等问题；接着，本发明即可沿各该感测芯片间进行切割，以 形成多个侧边具有导电线路的感测芯片，再将该些感测芯片接置于呈 阵列排列有多个基板的基板模块片上，并使该感测芯片的导电线路电 性连接至该基板，且于该基板模块片上对应各感测芯片间填充绝缘材 料以覆盖该导电线路，及沿该基板间进行切割，以形成多个感测式半 导体装置，从而可避免线路外露而受外界污染影响产品信赖性，及后 续与外界电性连接的可靠性问题。
图1A至图1E为现有技术美国专利US6, 646， 289所揭示的晶圆级 芯片尺寸封装的感测式半导体装置及其制法示意图；图2A至图21为本发明的感测式半导体装置及其制法第一实施例 的示意图；以及图3A至图3F为本发明的感测式半导体装置及其制法第二实施例 的示意图。 元件符号说明10 感测芯片 10A晶圆101 焊垫11 延伸线路12 玻璃13 黏着层14 覆盖层15 倾斜槽口16 金属绕线17 焊球20 感测芯片 20A晶圆201 焊垫202 感测区 203， 203A凹槽21导电线路22透光体23黏着层30基板30A基板模块片31导电材料301电性接点32點着层33绝缘材料说明书第5/8页具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功 效。请参阅图2A至图21，为本发明的感测式半导体装置及其制法第一 实施例的示意图。且以下将以采用批次方式大量制造生产本发明的感 测式半导体装置作为说明。如图2A所示，提供一包含有多个感测芯片20的晶圆20A，该感测 芯片20具有相对的主动面及非主动面，该主动面上设有感测区202及 多个焊垫201，以于相邻感测芯片20主动面的焊垫201间形成多个凹 槽203，其中该凹槽203可呈V字形状，当然亦可呈现其它形状，如U如图2B及图2C所示，其中图2C为图2B的俯视图，利用如溅镀 (sputtering)或蒸镀(vaporing)等方式于该凹槽203中形成导电线路 21，以电性连接相邻感测芯片20主动面的焊垫201，其中该导电线路 21的材料可为钛/铜/镍(Ti/Cu/Ni)、钛化钩/金(TiW/Au)、铝/镍化钒/ 铜(Al/NiV/Cu)、钛/镍化钒/铜(Ti/NiV/Cu)、钛化钩/镍(TiW/Ni)、钛 /铜/铜(Ti/Cu/Cu)、钛/铜/铜/镍(Ti/Cu/Cu/Ni)等。如图2D所示，于该感测芯片20上接置透光体22以遮盖该芯片感 测区202,其中该透光体22例如为玻璃，其通过一黏着层23而接置于 该感测芯片20主动面上，并覆盖该芯片20表面上的导电线路21，藉以封闭并遮盖该感测芯片20的感测区202。如图2E所示，薄化该感测芯片20非主动面至该凹槽203，以使该 凹槽203内的导电线路21相对外露于该感测芯片20的非主动面。如图2F所示，沿各该感测芯片20间进行切割，以形成多个侧边 形成有导电线路21的感测芯片，且该导电线路21电性连接至该感测 芯片20主动面的焊垫201。该切割路径通过该透光体22及感测芯片 20。如图2G所示，将该些感测芯片20接置于呈阵列排列有多个基板 30的基板模块片30A上，并使该感测芯片20的导电线21路通过一如 焊锡(solder)的导电材料31而电性连接至该基板30。该基板模块片30A的基板30表面形成有多个电性接点301，且于 该电性接点301上设有如预悍锡(pre-solder)的导电材料31，以供该 感测芯片通过一黏着层32而接置于该基板30上，并经回焊(reflow) 制程而使该预焊锡的导电材料31焊接至该感测芯片20侧边的导电线 路21，进而使该感测芯片20电性连接至该基板30。如图2H所示，于该基板模块片30A上对应各感测芯片20间填充 绝缘材料33以包覆该感测芯片20且外露出该透光体22。如图21所示，沿该基板30间进行切割，以形成多个感测式半导 体装置；其中如对应该基板30为球栅阵列基板时，可于该基板30表 面未供接置感测芯片20的一侧植设多个焊球(未图示)，以供后续该感 测式半导体装置得以电性连接至外部装置。通过前述的制法，本发明复揭示一种感测式半导体装置，包括 基板30;感测芯片20，具有相对的主动面及非主动面，于该主动面上 形成有一感测区202与多个焊垫201，且于该感测芯片20侧边形成有 延伸电性连接至该焊垫201的导电线路21，以供该感测芯片20的导电 线路21通过一导电材料31而电性连接至该基板30;透光体22，形成 于该感测芯片20的主动面上以遮盖该感测区202;以及绝缘材料33， 包覆该感测芯片20且外露出该透光体22。本发明的感测式半导体装置中，该感测芯片的侧边为由其主动面 朝非主动面外扩的倾斜侧边，以形成剖面如正梯形的结构(平面宽度由 上逐渐向下增加)，因此该感测芯片形成于侧边且延伸电性连接至其主动面焊垫的导电线路，于弯折处呈钝角状，不易发生应力集中造成连 接处断裂问题，如此即可解决现有技术所揭示的半导体装置先自晶圆 背面形成倾斜槽口，使其垂直剖面呈倒梯形结构(平面宽度由上逐渐向 下縮短)所造成该半导体装置侧面的金属绕线与芯片顶面焊垫的延伸线路连接处呈锐角接触，而易发生应力集中造成连接处断裂问题。因此，本发明的感测式半导体装置及其制法主要是于一包含有多 个感测芯片的晶圆上，对应相邻感测芯片主动面的焊垫间形成多个凹 槽，并于该凹槽中形成电性连接相邻芯片主动面悍垫的导电线路，再 薄化该感测芯片非主动面至该凹槽，以使该导电线路相对外露于该非 主动面，而不同于现有技术从芯片非主动面(晶圆背部)形成穿过晶圆、 电性连接至芯片焊垫的延伸线路、黏着层而内凹至该玻璃的倾斜槽口， 再于该倾斜槽口表面及对应该倾斜槽口附近的覆盖层表面形成电性连 接至延伸线路的金属绕线，以避免现有半导体装置侧面呈现倾斜切角 形态，因而形成于该半导体装置侧面的金属绕线与芯片焊垫的延伸线 路连接处呈锐角接触，而易发生应力集中造成连接处断裂问题，以及 因现有制程中从晶圆背部形成倾斜槽口，不易对正至正确的位置，造 成槽口位置偏移，导致金属绕线与延伸线路无法连接，甚至毁损到芯片等问题；接着，本发明即可沿各该感测芯片间进行切割，以形成多 个侧边具有导电线路的感测芯片，再将该些感测芯片接置于呈阵列排 列有多个基板的基板模块片上，并使该感测芯片的导电线路电性连接 至该基板，且于该基板模块片上对应各感测芯片间填充绝缘材料以覆 盖该导电线路，及沿该基板间进行切割，以形成多个感测式半导体装 置，从而可避免线路外露而受外界污染影响产品信赖性，及后续与外 界电性连接的可靠性问题。复请参阅图3A至图3F，为本发明的感测式半导体装置及其制法另 一实施例示意图。本实施例中对应前述实施例中相同或相似元件以相 同符号表示，以简化说明。如图3A及图3B所示，提供一包含有多个感测芯片20的晶圆20A， 该芯片具有相对的主动面及非主动面，该主动面上设有感测区202及 多个焊垫201，以于相邻感测芯片20主动面的焊垫201间形成多个凹 槽203A，其中该凹槽203A可先以V型刀形成V字形状，再利用直角型刀切割先前所形成V形凹槽底部，以形成如Y型的凹槽203A。如图3C所示，于该凹槽203A中形成导电线路21，以电性连接相 邻感测芯片20主动面的焊垫201 。如图3D所示，于该感测芯片上接置透光体22以使该透光体22封 闭且遮盖该芯片感测区202。复薄化该感测芯片20非主动面至该凹槽203A，以使该凹槽203A 内的导电线路21相对外露于该感测芯片20的非主动面。如图3E所示，沿芯片20间进行切割，以形成多个侧边形成有导 电线路21的感测芯片20,且该导电线路21电性连接至该感测芯片20 主动面的焊垫201，从而将该些感测芯片20接置于呈阵列排列有多个 基板30的基板模块片30A上，并使该感测芯片20的导电线路21通过 一如焊锡的导电材料31而电性连接至该基板。另外应特别注意的，由于先前形成该感测芯片20侧边的导电线路 21时，该导电线路21位于Y型凹槽203A表面，因此相较第一实施例 的V型凹槽203而言，本实施例中该感测芯片20的侧边包括一由主动 面朝非主动面外扩的倾斜侧边部分及一垂直部分，故具有较佳的接触 面而得供与导电材料31有效结合而电性连接至基板30。如图3F所示，接着于该基板模块片30A上对应各感测芯片20间 填充绝缘材料33，以包覆该感测芯片20且外露出透光体22，并沿该 基板30间进行切割，以形成多个感测式半导体装置。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制 本发明，任何本领域技术人员均可在不违背本发明的精神及范畴下， 对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应以 本发明权利要求书的范围为依据。
权利要求
1. 一种感测式半导体装置的制法，包括提供一包含有多个感测芯片的晶圆，该感测芯片具有相对的主动面及非主动面，该主动面上设有感测区及多个焊垫，以于相邻感测芯片主动面的焊垫间形成多个凹槽；于该凹槽中形成导电线路，以电性连接相邻芯片主动面的焊垫；于该感测芯片上接置透光体以遮盖该芯片感测区；薄化该感测芯片非主动面至该凹槽，以使该导电线路相对外露于该非主动面；沿各该感测芯片间进行切割，以形成多个侧边形成有导电线路的感测芯片；将该些感测芯片接置于呈阵列排列有多个基板的基板模块片上，并使该感测芯片的导电线路电性连接至该基板；于该基板模块片上对应各感测芯片间填充绝缘材料以包覆该感测芯片且外露出该透光体；以及沿该基板间进行切割，以形成多个感测式半导体装置。
2. 根据权利要求1所述的感测式半导体装置制法，其中，该凹槽 呈V形、U形及Y形的其中一者。
3. 根据权利要求1所述的感测式半导体装置制法，其中，该导电 线路为钛/铜/镍、钛化钩/金、铝/镍化钒/铜、钛/镍化钒/铜、钛化钨 /镍、钛/铜/铜、钛/铜/铜/镍的其中一者。
4. 根据权利要求1所述的感测式半导体装置制法，其中，该透光 体为玻璃，并通过一黏着层而接置于该芯片主动面上，藉以封闭并遮 盖该芯片感测区。
5. 根据权利要求1所述的感测式半导体装置制法，其中，该基板 表面形成有多个电性接点，且于该电性接点上设有导电材料，以供该 感测芯片通过一黏着层而接置于该基板上，并使该该感测芯片通过该 导电材料电性连接至该基板。
6. 根据权利要求1所述的感测式半导体装置制法，其中，该导电 材料为设于基板上的预焊锡材料，并经回焊制程而使该预焊锡材料焊接至该感测芯片的导电线路，进而使该感测芯片电性连接至该基板。
7. —种慼测式半导体装置，包括基板；感测芯片，具有相对的主动面及非主动面，于该主动面上形成有 一感测区与多个焊垫，且于该感测芯片侧边形成有延伸电性连接至该 焊垫的导电线路，以供该感测芯片的导电线路通过一导电材料而电性 连接至该基板；透光体，形成于该感测芯片的主动面上以遮盖该感测区；以及 绝缘材料，包覆该感测芯片且外露出该透光体。
8. 根据权利要求7所述的感测式半导体装置，其中，该导电线路为钛/铜/镍、钛化钨/金、铝/镍化钒/铜、钛/镍化钒/铜、钛化钨/镍、 钛/铜/铜、钛/铜/铜/镍的其中一者。
9. 根据权利要求7所述的感测式半导体装置，其中，该透光体为 玻璃，并通过一黏着层而接置于该芯片主动面上，藉以封闭并遮盖该 芯片感测区。
10. 根据权利要求7所述的感测式半导体装置，其中，该基板表面 形成有多个电性接点，且于该电性接点上设有导电材料，以供该感测 芯片通过一黏着层而接置于该基板上，并使该该感测芯片通过该导电 材料电性连接至该基板。
11. 根据权利要求7所述的感测式半导体装置，其中，该感测芯片的侧边为由其主动面朝非主动面外扩的倾斜侧边。
12. 根搌权利要求7所述的感测式半导体装置，其中，该感测芯片 侧边包括一由主动面朝非主动面外扩的倾斜侧边部分及一垂直部分。
全文摘要
本发明公开了一种感测式半导体装置及其制法，主要是于一具多个感测芯片的晶圆上，对应相邻感测芯片主动面的焊垫间形成多个凹槽，并于该凹槽中形成电性连接相邻感测芯片焊垫的导电线路，再于该晶圆上接置透光体以封盖该感测芯片的感测区，接着薄化该晶圆非主动面至该导电线路而外露出该导电线路，再沿各该感测芯片间进行切割，以形成多个侧边具有导电线路的感测芯片，之后将该些感测芯片接置于呈阵列排列有多个基板的基板模块片上，并使该感测芯片的导电线路电性连接至该基板，再于该基板模块片上对应各感测芯片间填充绝缘材料以包覆该感测芯片及沿该基板间进行切割，以形成多个感测式半导体装置，从而可避免现有技术中存在的问题。
文档编号H01L21/50GK101261942SQ20071008601
公开日2008年9月10日 申请日期2007年3月7日 优先权日2007年3月7日
发明者张泽文, 萧承旭, 詹长岳, 黄建屏, 黄致明 申请人:矽品精密工业股份有限公司