专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别是涉及在半导体基板的纵向流过大电流的半导体装置及其制造方法。
背景技术：
纵型MOSFET与在同一表面上排列源极、漏极的横型MOSFET相比，由于电流的输出面积增宽，因此，最适合作为大电流元件。
图27是现有技术的纵型MOS晶体管的一例的剖面图。
在N+型半导体基板201上形成有N一型外延层202，在外延层202的表层形成有P型沟道层203。另外，还形成有从沟道层203的表层到外延层202的规定深度位置的沟槽204，在沟槽204内经由绝缘层205而形成由多晶硅膜构成的栅极206。进而，在外延层202的表层、且在沟槽204的两侧壁部，形成有与绝缘层205邻接的N+型源极层207。另外，跨过相邻的源极层207之间而形成有P+型本体层208。然后，以覆盖源极层207的方式，在半导体基板201(外延层202)上形成例如由铝合金构成的源极209。而且，在栅极206上形成有与源极207绝缘分离的元件分离膜210。
另一方面，在半导体基板201的背面侧，由真空蒸镀法形成漏极212B而构成半导体装置。
在该结构中，当对栅极206施加规定的电压时，沿着栅极206，在沟道层203部分形成沟道，相对于源极207，对漏极212B施加电压时，电流就从漏极212B通过半导体基板201及外延层202并流经沟道层203而流向源极层207、源极209。
另外，绝缘栅双极晶体管也称为IGBT，其基本单元是将双极型晶体管和MOSFET复合化的结构，因此，该半导体装置兼备前者的低接通电压特性和后者的电压驱动特性。
图28表示现有技术的NPT型的IGBT的一例。
在N-型半导体基板301的表面侧形成有MOS结构。即，在N-型漂移区域302的主表面上有选择地形成P型基极区域303。另外，在基极区域103的主表面上有选择地形成N+型发射极区域304。而且，至少将发射极区域304和漂移区域302夹着的位置的基极区域303的表面覆盖，经由栅极氧化膜305而形成栅极306。进而，栅极306被绝缘膜307包围，覆盖绝缘膜307且与发射极区域304连接而形成发射极308。
另一方面，在半导体基板301的背面侧形成有集电极311，连接集电极311而形成P+型集电极区域310。
在上述构成中，例如，在耐压600V的NPT型的IGBT中，漂移区域302形成为90μm左右、集电极区域310形成为1μm左右。
在该结构中，在对集电极310施加正电压的状态下，若对栅极306施加正电压，则在对应于栅极306的基极区域303上形成沟道。因此，电子经由该沟道供给漂移区域302。而且，当该电子经过漂移区域302到达集电极区域310时，由于从集电极区域310向漂移区302供给空穴，因此，实现低的接通电阻。
另一方面，当停止施加电压时，在NPT型IGBT中，由于注入到漂移区域302中的空穴量少，因此，少数载流子的蓄积效果小，漂移区域302蓄积的空穴经由集电极310迅速排出。所以，该半导体装置断开时间短，被利用在高速开关元件等。
作为关联的技术文献，例如列举有以下的专利文献。
专利文献1(日本)特开2004-140101号公报专利文献2(日本)特开2005-129652号公报专利文献3(日本)特开2001-119023号公报到现在为止，在这些半导体装置中，提高了单元密度、降低了接通电阻，但单元密度的微型化已经到达极限。
因此，对半导体基板要求其薄膜化。也就是说，在这些半导体装置的电流路径中，电阻成分最大的是半导体基板，作为降低该成分的方法，选择了半导体基板的薄膜化。
但是，在半导体基板的薄膜化中，也具有一定的技术问题并且伴随着困难。下面，以NPT型IGBT为例进行说明，该课题同样也适用于纵型MOS晶体管。
在NPT型IGBT中，除了接通电阻的最佳化以外，也要考虑耐压，由此来设计漂移区域302的膜厚。例如，漂移区域302的膜厚相对于600V的耐压设计成约90μm，相对于1200V的耐压设计成约130μm。而且，通过研磨半导体基板301的背面侧，对漂移区域302的膜厚进行调整。
下面，参照图29至图32，说明现有技术中的NPT型IGBT的制造工序，具体表示该问题点。
首先，如图29所示，准备N-型半导体基板301，对其表面侧的表面进行热氧化而形成氧化膜305a。然后，在氧化膜305a上堆积多晶硅等栅极部件306a。
接着，如图30所示，相对氧化膜305a及栅极部件306a，利用光刻技术及蚀刻技术形成栅极氧化膜305及栅极306。然后，将栅极306用作掩模，注入硼等P型杂质，形成P型基极区域303。进而，在基极区域303上的规定位置有选择地形成具有开口部的光致抗蚀剂图形，然后，以高浓度离子注入磷等N型杂质，形成N+型发射极区域304。
接着，如图31所示，在覆盖半导体基板301的表面侧而形成绝缘膜之后，利用光刻技术及蚀刻技术，形成在对应于发射极区域304的部分具有开口部的绝缘膜307。进而，覆盖绝缘膜307而埋入Al等，形成与发射极区域304连接的发射极308。
接着，如图32所示，从背面侧研磨半导体基板301，例如对应于600V的耐压而形成约90μm的漂移区域302。
接着，如上述图28所示，在膜厚变薄、强度变弱的状态下，从半导体基板301的背面侧离子注入硼等P型杂质，进而通过实施热处理而形成P+型集电极区域310。然后，在半导体基板301的背面侧蒸镀Al等，形成与集电极区域310连接的集电极311。
这时，半导体基板301由于被薄膜化而使得机械强度变弱，在加工半导体基板的背面时，伴随着热处理，半导体基板301容易翘曲。
在现有技术中，为了解决上述问题点，在半导体基板301的表面侧附着支承基板等来保持强度，同时，进行背面侧的研磨，而且，在附着支承基板的状态下对半导体背面进行加工。
但是，当采用上述方法时，需要支承基板自身，并且，需要支承基板的粘贴及剥离工艺等，导致成本提高。另外，即使完成之后，由于半导体基板1的强度弱，基于集电极与半导体基板的热膨胀系数之差，半导体基板容易翘曲。
发明内容
鉴于上述问题，本发明提供一种半导体装置，在半导体基板的纵向流过电流，其特征在于，具有MOS结构，其形成在所述半导体基板的表面侧；开口部，其形成在所述半导体基板的背面侧；背面电极，其与所述开口部的底部电连接。
另外，本发明还提供一种半导体装置的制造方法，其特征在于，具有在第一导电型的半导体基板的表面侧形成MOS结构的工序；在所述半导体基板的背面侧形成光致抗蚀剂图形的工序；以所述光致抗蚀剂图形作为掩模进行蚀刻而形成开口部的工序；与所述开口部的底部电连接而形成背面电极的工序。
在本发明中，半导体基板的实质厚度对应于开口部的深度而变薄，抑制半导体基板的翘曲。
另外，在IGBT中，集电极区域不是沿着开口部形成在整体上，而仅仅形成在开口部的底部。因此，从集电极区域供给漂移区的空穴量可以限制成设计的那样，断开时间的调整变得容易。而且，在IGBT中内置FWD。
图1(a)、(b)是表示本发明的半导体装置的平面图及剖面图；图2表示本发明的半导体装置的制造工序的一部分；图3表示本发明的半导体装置的制造工序的一部分；图4表示本发明的半导体装置的制造工序的一部分；图5表示本发明的半导体装置的制造工序的一部分；图6表示本发明的半导体装置的制造工序的一部分；图7表示本发明的半导体装置的制造工序的一部分；图8表示本发明的半导体装置的制造工序的一部分；图9表示本发明的半导体装置的制造工序的一部分；图10表示本发明的半导体装置的制造工序的一部分；图11表示本发明的半导体装置的制造工序的一部分；图12表示本发明的半导体装置的制造工序的一部分；
图13表示本发明的半导体装置的制造工序的一部分；图14表示本发明的半导体装置的制造工序的一部分；图15是表示本发明的半导体装置的剖面图；图16是表示本发明的半导体装置的剖面图；图17是表示本发明的半导体装置的剖面图；图18是表示本发明的半导体装置的剖面图；图19是表示本发明的半导体装置的剖面图；图20(a)、(b)是表示本发明的半导体装置的剖面图；图21表示本发明的半导体装置的制造工序的一部分；图22表示本发明的半导体装置的制造工序的一部分；图23表示本发明的半导体装置的制造工序的一部分；图24表示本发明的半导体装置的制造工序的一部分；图25表示本发明的半导体装置的制造工序的一部分；图26(a)、(b)是表示本发明的半导体装置的剖面图及制造工序的一部分；图27是表示现有技术中的半导体装置的剖面图；图28是表示现有技术中的半导体装置的剖面图；图29表示现有技术中的半导体装置的制造工序的一部分；图30表示现有技术中的半导体装置的制造工序的一部分；图31表示现有技术中的半导体装置的制造工序的一部分；图32表示现有技术中的半导体装置的制造工序的一部分。
附图标记说明1半导体基板；2外延层；3沟道层；4沟槽；5绝缘膜；6栅极；7源极层；8本体层；9源极；10元件分离膜；11开口部；12漏极；13保护膜；14栅极端子；15漏极端子；101半导体基板；102漂移区域；103基极区域；104发射极区域；105栅极氧化膜；106栅极；107绝缘膜；108发射极；109开口部；110集电极区域；111集电极；201半导体基板；202外延层；203沟道层；204沟槽；205绝缘膜；206栅极；207源极层；208本体层；209源极；210元件分离膜；212B漏极；301半导体基板；302漂移区域；303基极区域；304发射极区域；305栅极氧化膜；306栅极；307绝缘膜；308发射极；310集电极区域；311集电极具体实施方式
下面，参照附图对本发明的半导体装置及其制造方法进行详细说明。
首先，参照图1～图15，对本发明适用于纵型MOS晶体管的情况进行具体说明。
图1表示本发明的纵型MOS晶体管，图1(a)是平面图，图1(b)是沿其X-X线的剖面图。
在N型半导体基板1上形成N-型外延层2，在外延层2的主表面上形成P型沟道层3。
另外，沟槽4从沟道层3的表层到达外延层2而形成。而且，在沟槽4内埋设有被绝缘膜5包围的由多晶硅膜构成的导电层，构成栅极6。
另外，在外延层2的表层与沟槽4邻接而形成N+型源极层7，跨过邻接的源极层7之间而形成P+型本体层8。然后，与各源极层7电连接而形成例如由Al构成的源极9。
另一方面，在半导体基板的背面形成有开口部11，在开口部11上形成有例如由Al等构成的漏极12。
在本实施方式中，半导体基板的电流路径的一部分被置换成开口部11的漏极12。因此，在本发明中，不将半导体基板1薄膜化，就实现实质上相同的低电阻化。
接着，对本发明的纵型MOS晶体管的制造方法进行说明。
首先，如图2所示，在例如200μm的半导体基板1的表面上使N-型外延层2生长例如10μm。
接着，如图3所示，在外延层2中离子注入B(硼)、BF2(二氟化硼)等并进行热处理，在外延层2的主表面上形成厚度例如为1.5μm的P型沟道层3。另外，通过该热处理，在沟道层3的表面形成氧化膜13。
接着，如图4所示，利用光刻技术对在氧化膜13上由CVD形成的氮化膜或氧化膜等复合膜13A进行构图。然后，以复合膜13A作为掩模进行蚀刻，例如使开口直径为0.4μm的沟槽4到达外延层2。
接着，如图5所示，通过蚀刻除去复合膜13A，然后进行热处理等，将沟槽4的开口部角部及底部角部倒角。
接着，如图6所示，通过热氧化在沟槽4中形成氧化膜5，进而，通过CVD堆积多晶硅层14。
然后，如图7所示，将多晶硅层14反复蚀刻(エツチバツク)形成栅极6。这时，优选使所述栅极6的上端处于沟道层3的表面之下几μm的位置。
接着，如图8所示，在栅极6上及氧化膜5上通过CVD堆积氧化膜，进行反复蚀刻直到沟道层3的表面露出。由此，栅极6的上面侧成为与氧化膜5一体被覆盖的状态。
接着，如图9所示，形成保护膜15之后，向沟道层3离子注入B(硼)、BF2(二氟化硼)等，通过进行在氧气环境或氮气环境下的热处理，形成P+型本体层8。
接着，如图10所示，形成保护膜16之后，相对沟道层3的上层部离子注入As(砷)等并进行热处理，形成N+型源极层7。
然后，如图11所示，BPSG等绝缘膜覆盖基板全面，对绝缘膜进行构图而使源极层7及主体层8露出，形成元件分离膜10。
接着，如图12所示，通过溅射法或蒸镀法将铝等金属材料覆盖在半导体基板1的表面，通过光刻、合金化而形成源极9。
接着，如图13所示，在半导体基板1的背面形成保护膜17，然后将保护膜17作为掩模对半导体基板1进行蚀刻，形成由具有例如25μm～30μm开口直径的孔或槽构成的开口部11。另外，开口部11优选形成在与源极层7的下部对应的位置上。
接着，如图14所示，在半导体基板的背面形成阻挡层(未图示)及籽晶层(未图示)，然后形成例如由Cu层构成的漏极12。另外，如图15所示，漏极12A也可以不埋入开口部11中，而是沿着开口部11较薄地形成。
以上，在本发明中，接通电阻通过形成开口部11而减小，因此，即使经过伴随热处理的工序，也能够抑制半导体基板1的翘曲。
接着，参照图16～图25，对本发明适用于NPT型IGBT的情况进行具体说明。
图16是表示本发明的纵型MOS晶体管的剖面图。
在N-型半导体基板101的表面侧形成有MOS结构。即，在N-型漂移区域102的主表面有选择地形成P型基极区域103。进而，在基极区域103的主表面有选择地形成N+型发射极区域104。另外，若仅仅着眼于表面侧的结构时，发射极区域104起到与MOS晶体管中的源、漏极相同的功能。而且，将至少与发射极区域104和漂移区域102夹着的位置对应的基极区域103的表面全部覆盖，经由栅极氧化膜105而形成栅极106。另外，栅极106例如使用多晶硅、多晶硅-金属硅化物(ポリサイド)等作为电极材料。栅极106被绝缘膜107包围。在此，绝缘膜107只要覆盖栅极106、且在发射极区域104上设有开口部，则可适用其他的任何形状。然后，覆盖绝缘膜107，且连接发射极区域104而形成有发射极108。另外，发射极108例如由Al、Cu等形成。
另一方面，在半导体基板101的背面侧形成有开口部109。在此，如后面所述，开口部109的深度决定实质的漂移区域102的深度。具体地，在NPT型IGBT中，在为低耐压型的情况下，由于需要使漂移区域102的实质深度变浅，因此，需要使开口部109变深。例如，当使半导体基板101的膜厚为150μm时，在耐压600V的NPT型IGBT中，开口部109形成为60μm的深度。
另外，在开口部109的底部形成有P+型集电极区域110。在此，在半导体装置接通的状态时，由于向漂移区域102供给空穴，故集电极区域110对应于所希望的接通电阻而设定杂质浓度。具体地，当将集电极区域110的浓度设定得较大时，由于较多的空穴供到漂移区域102，因此，接通电阻变小。但是，当集电极区域110的浓度设定得过大时，在断开时，在集电极区域110蓄积的电子从集电极110迅速地排出的时间增加。即，在这种情况下，由于断开的时间增大，因此，成为不适于作为开关等的特性。
但是，在本发明的半导体装置中，集电极区域110只在开口部109的底部形成。因此，可以在IGBT中内置FWD，在电机驱动器等的变换器中，可以减少工时、零件数量。具体地说明，在栅极106从接通向断开转换时，即，在发射极108与集电极111之间施加有集电极电压的状态下，当在发射极108与栅极106之间仅施加0V或阈值以下的栅极电压时，沟道区域返回为p型，电子不从发射极108向漂移层102注入。因此，从集电极层110向漂移层102不注入空穴，漂移区域成为高电阻，因此，不流过集电极电流。而且，在该状态下，在发射极108与集电极111之间，当通过例如与外部连接的电机负载施加电压时，电流经由发射极108、基极区域103、漂移层102、开口部109的周边以及集电极111依次流过。即，在从发射极108向集电极111流动的电流路径中，具有不经由集电极区域110的电流路径，该电流路径起到FWD的功能。
然后，在开口部109上，与集电极区域110电连接而埋入有集电极111。作为集电极111的电极材料，例如使用Cu、Al、多晶硅等。另外，如图17所示，集电极111也可以经由绝缘膜13而形成。
但是，开口部109在深度方向的截面面积不变化，与深度方向垂直地形成，但本发明并不限定于此。例如，如图18所示，开口部109也可以形成为从半导体基板101的背面侧朝向与集电极区域110的接触面、其截面面积变小。这种情况下，在形成集电极区域110时，离子注入时，离子不易碰撞到开口部的侧壁。
另外，如图19所示，理想的是，对应于各基极区域103之间而形成集电极区域110时，电流效率优良。即，在接通时，在半导体基板101的表面侧，电子经由沟道供给到各基极区域103之间，该沟道形成在与栅极106下部对应位置的基极区域102。因此，电子以最短的距离流过表面和背面。
另外，如图20(a)和其平面图的图20(b)所示，也可以在一个元件上仅形成一组开口部109和集电极区域110。即使是该形状，也有助于提高与包围集电极111部分对应的半导体基板101的机械强度。
接着，对本发明的NPT型IGBT的动作进行说明。
在对集电极111施加正电压的状态下，若对栅极106施加正电压，则在与栅极106下部对应位置的基极区域102形成沟道。在此，集电极区域110形成在比漂移区域2的下端靠近该沟道的位置。因此，当从该沟道向漂移区域102供给电子时，不管集电极的形状如何，该电子都集中到集电极区域110而容易流动。于是，供给集电极区域110的电子密度增加，对应于此，从集电极区域110供给漂移区域102的空穴密度增加，接通电阻减小。另一方面，当断开时，蓄积在集电极区域110的电子容易到达集电极111，从断开之后立即由集电极111排出。
以上，本发明的NPT型IGBT，即使未将半导体基板薄膜化，也可以为低接通电阻且断开时间短，适用于开关元件等。
接着，对本发明的半导体装置的制造方法进行说明。
首先，如图21所示，准备N-型半导体基板101。然后，热氧化半导体基板101的表面侧的表面，形成氧化膜105a，进而，在氧化膜105a上堆积栅极部件106a。另外，栅极部件106a例如使用多晶硅、多晶硅-金属硅化物等。
接着，如图22所示，对于氧化膜105a及栅极部件106a，利用光刻技术及蚀刻技术，形成栅极氧化膜105及栅极106。然后，以栅极106为掩模，离子注入硼等P型杂质，形成P型基极区域103。进而，在基极区域103上的规定位置形成具有开口部的光致抗蚀剂膜114a，然后，以高浓度离子注入磷等N型杂质，通过施行热处理而形成N+型发射极区域104。另外，通过施行热处理，在邻接的发射极区域104彼此之间连接的情况下，为了将各发射极区域104分离，而在分离的位置离子注入高浓度的P型杂质。在此，在半导体基板101上，将与除基极区域103或所述发射极区域104以外相对应的区域定义为漂移区域102。
接着，如图23所示，全部覆盖半导体基板101的表面侧而形成绝缘膜，然后，利用光刻技术及蚀刻技术，形成与发射极区域104上部对应的部分开口的绝缘膜107。进而，为了连接发射极区域104而埋入Al等发射极材料，形成发射极108。
然后，如图24所示，在半导体基板101的背面侧形成光致抗蚀剂图形，之后以光致抗蚀剂图形为掩模而进行蚀刻，形成开口部109。在此，开口部109的深度决定漂移区域102的实质厚度。也就是说，在后面的工序中，在开口部109的底部，由于形成集电极区域110，因此，在接通时形成的沟道与集电极区域110的距离通过开口部109的深度决定。例如，当半导体基板1的膜厚约为150μm时，在耐压600V的IGBT中，将半导体基板1的背面蚀刻约60μm而形成开口部109，以使漂移区域的实质厚度为90μm。
在此，开口部109的形状根据所希望的功能而适用各种形状，对应于此，选择不同的蚀刻方法。例如，为使开口部109与深度方向垂直，可以选择各向异性蚀刻，还可以选择博世工艺(ボツシユプロセス)。在此，博世工艺是指通过将主要利用SF6气体的等离子蚀刻工艺与主要利用C4F8气体的等离子淀积工艺交替反复进行，能将基板垂直地较深蚀刻的方法。另外，在博世工艺中，在开口部109的内壁面上产生波状的起毛形状，该形状在后面的工序中会引发问题。例如，对开口部109的底部进行离子注入而形成集电极区域110的工序中，波状的起毛形状会成为离子注入的障碍物。另外，当微细地形成开口部109时，波状的起毛形状在开口部109内埋入电极材料时成为障碍物。难以将电极材料完全埋入到在开口部109中。因而，可以例如在博世工艺之后进一步进行干蚀刻，使开口部109的内壁平坦化。另外，也可以在各开口部109之间的间隔充裕的情况下，选择各向同性蚀刻。
接着，如图25所示，进行热处理，在开口部109内形成薄的氧化保护膜112。然后，将P型杂质在垂直方向离子注入，在开口部109的底部形成P+型集电极区域110。该离子注入例如以硼浓度为1×1013/cm2、加速能量为50keV进行。但是，在离子注入中，在完全垂直方向注入离子是困难的，一部分在斜向加速。对此，在本实施方式中，由于在开口部109内形成氧化保护膜112，因此，在开口部109的侧壁不注入离子。另一方面，在开口部的底部也形成有氧化保护膜112，但由于在垂直方向离子被充分地加速，因此，相对该方向离子被充分注入。
接着，如图26所示，除去氧化保护膜112之后，形成所定的光致抗蚀剂图形，然后在开口部109内埋入集电极材料，形成与集电极区域连接的集电极111。该集电极材料例如使用Cu、Al。另外，作为集电极材料，也可以使用多晶硅，在这种情况下，由于半导体基板101与热膨胀系数的差小，因此，稳定性提高。
以上，在本发明中，即使不将半导体基板薄膜化，半导体基板的实质厚度也对应于开口部的深度而变薄，可抑制半导体基板的翘曲。
另外，应该认为这次公开的实施方式在所有方面不过是示例而不作任何限制。本发明的范围并不仅仅是上述实施方式的说明，而是通过发明要求保护的范围而进行公开，另外，包含与发明要求保护的范围均等的含义及其范围内的所有变更。
例如，在实施方式中，在纵型MOS晶体管中，栅极6形成在沟槽4内，在NPT型IGBT中，栅极106形成在半导体基板101上。但是，本发明并不通过栅极结构而限定。例如，在纵型MOS晶体管中，栅极也可以形成在半导体基板上，在NPT型IGBT中，栅极也可以是沟型。
另外，如图15所示，在纵型MOS晶体管中，对漏极12不埋入开口部11而是沿着开口部11较薄地形成的实施方式进行了说明，但在NPT型IGBT中，集电极111也可以不埋入开口部109而沿着开口部11较薄地形成。当漏极12及集电极111这样较薄地形成时，不仅带来低成本化，而且由于半导体基板1、101的热膨胀系数的差的翘曲也降低。
另外，在纵型MOS晶体管中，在半导体基板1上形成外延层2，在NPT型IGBT中，在半导体基板101上没有形成外延层2。但是，本发明不论外延层的有无都同样适用。
另外，在NPT型IGBT的实施方式中，如图20所示，开口部109形成在仅仅除了半导体基板101的周边以外的位置，但该实施方式对于纵型MOS晶体管也同样适用。
另外，在实施方式的说明中，开口部11、111仅形成与栅极6、206相同的数量。但是，本发明并不限于此，开口部11、111也可以比栅极6、206更加微细化、数量多、随机地形成。在这种情况下，即使不进行开口部11、111与栅极6、206的定位，也很难产生电流密度的集中化。
在各实施方式的说明中，开口部11、111全部形成为同一形状。但是，本发明并不限于此，开口部11、111例如也可以口径及深度不同地形成。
例如，在图26(a)所示的纵型MOS晶体管中，在表面侧形成有源极9、栅极端子14及漏极端子15。在此，栅极端子14是通过未图示的连接配线与栅极6电连接的端子。另外，漏极端子15是用于将漏极电流从漏极导出的端子。换言之，由于源极9、栅极端子14及漏极端子15形成在同一平面，因此，纵型MOS晶体管可通过倒装进行安装。
在该构成中，在与漏极端子15下部相当的位置形成的开口部11b，比在与源极9下部相当的位置形成的开口部11a更深地形成。换言之，在与漏极端子15下部相当的位置未形成沟道层3，但是由于漏极12延伸到漏极端子15附近，因此电阻减小。由此，漏极电流容易从漏极12导出向漏极端子15。
另外，在与栅极端子14下部相当的位置，由于没有形成漏极电流的电流路径，因此可以不形成开口部11。
而且，当开口部11b比开口部11a的直径大时，优选将它们通过一次蚀刻同时形成。
换言之，如图26(b)所示，对于将半导体基板1的背面蚀刻时的保护膜13，在使对应开口部11b的位置13b比对应开口部11a的位置13a的直径大而进行构图时，若将该保护膜13作为掩模进行蚀刻，则通过一次蚀刻同时形成开口部11a及开口部11b。例如，开口部11a、11b的开口直径比为1∶4左右而设计，具体地，开口部11a的开口直径可以为10μm左右，开口部11b的开口直径可以为40μm左右。这是基于位置13a、13b的蚀刻时的微型滚压效果(マイクロロ一リング効果)的差异。换言之，当开口部11的直径变大时，蚀刻气体容易进入，另外，蚀刻时产生的残留物容易排出，蚀刻的进展速度变快。
另外，在图26(a)中，开口部11b开口到外延层2的途中，但本发明并不限于此，例如，开口部11b可以贯通外延层2而到达漏极端子15。由此，漏极电流被更好地从漏极12导出向漏极端子15。
而且，在这些开口部11的形状上设计差异的实施方式，对于IGBT也同样适用。
权利要求
1.一种半导体装置，在半导体基板的纵向流过电流，其特征在于，具有MOS结构，其形成在所述半导体基板的表面侧；开口部，其形成在所述半导体基板的背面侧；背面电极，其与所述开口部的底部电连接。
2.如权利要求1所述的半导体装置，其特征在于，所述半导体基板是第一导电型，所述MOS结构具有第二导电型沟道层，其形成在所述半导体基板的表面侧；多个栅极绝缘膜及栅极；第一导电型源极层，其与所述栅极绝缘膜邻接而形成；源极，其与所述源极层电连接而形成，所述底部起到漏极区域的功能，所述背面电极是漏极。
3.如权利要求1所述的半导体装置，其特征在于，所述半导体基板是第一导电型，所述MOS结构具有第二导电型基极区域，其形成在在所述半导体基板的表面侧；多个栅极绝缘膜及栅极；第一导电型发射极区域，其与所述栅极绝缘膜邻接而形成；发射极，其与所述发射极区域电连接而形成，在所述底部形成有第二导电型集电极区域，所述背面电极是集电极。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，所述开口部的周边具有保持所述半导体基板的机械强度的功能。
5.如权利要求2或3所述的半导体装置，其特征在于，所述栅极是沟型。
6.如权利要求2所述的半导体装置，其特征在于，所述开口部对应于所述源极层的位置而形成。
7.如权利要求3所述的半导体装置，其特征在于，所述开口部对应于所述发射极区域的位置而形成。
8.如权利要求4所述的半导体装置，其特征在于，所述开口部形成在除所述半导体基板外周之外的所有部分上。
9.如权利要求1～8中任一项所述的半导体装置，其特征在于，所述开口部在除所述底部之外的部分覆盖有绝缘膜。
10.如权利要求3所述的半导体装置，其特征在于，所述开口部的周边形成有FWD的电流路径。
11.如权利要求1～10中任一项所述的半导体装置，其特征在于，在所述半导体基板的表面形成有用于从所述背面电极导出电流的端子，所述开口部由在所述MOS结构的下部形成的第一开口部和在所述端子的下部形成的第二开口部组成，所述第二开口部形成得比所述第一开口部更深。
12.如权利要求11所述的半导体装置，其特征在于，所述第二开口部比第一开口部的直径大。
13.如权利要求11或12所述的半导体装置，其特征在于，所述第二开口部开设至所述端子。
14.一种半导体装置的制造方法，其特征在于，具有在第一导电型的半导体基板的表面侧形成MOS结构的工序；在所述半导体基板的背面侧形成光致抗蚀剂图形的工序；以所述光致抗蚀剂图形为掩模进行蚀刻而形成开口部的工序；与所述开口部的底部电连接而形成背面电极的工序。
15.如权利要求14所述的半导体装置的制造方法，其特征在于，具有将第二导电型杂质注入到所述开口部的底部而形成集电极区域的工序。
16.如权利要求14或15所述的半导体装置的制造方法，其特征在于，所述背面电极由多晶硅形成。
17.如权利要求14～16中任一项所述的半导体装置的制造方法，其特征在于，所述开口部形成在除所述半导体基板周边之外的部分上。
18.如权利要求14～17中任一项所述的半导体装置的制造方法，其特征在于，在所述半导体基板的表面形成有用于从所述背面电极导出电流的端子，所述光致抗蚀剂图形与对应于所述MOS结构下部的位置相比，在对应于所述端子下部的位置更大地开口。
19.如权利要求18所述的半导体装置的制造方法，其特征在于，所述开口部开设至所述端子。
全文摘要
本发明提供一种半导体装置及其制造方法，在半导体基板的纵向流过大电流的纵型MOS晶体管或IGBT等半导体装置中，为了使接通电阻变小，需要进行薄膜化。在这种情况下，伴随着热处理只能薄膜化到半导体基板不弯曲的范围，接通电阻的减小有限。在本发明中，在半导体基板(1)的背面侧形成沟孔等的开口部(11)。然后，与该开口部(11)的底部电连接而形成漏极(12)。在这种情况下，由于电流路径对应于开口部(11)的深度而变短，故容易实现低的接通电阻。
文档编号H01L21/02GK101060133SQ20071008855
公开日2007年10月24日 申请日期2007年3月16日 优先权日2006年3月16日
发明者柳田正道, 龟山工次郎, 冈田喜久雄 申请人:三洋电机株式会社, 三洋半导体株式会社