专利名称：应变硅互补型金属氧化物半导体晶体管的制作方法
技术领域：
本发明涉及一种制作应变硅互补型金属氧化物半导体(complementary metal-oxide semiconductor,以下简称CMOS)晶体管的方法，特别是一种覆 盖高应力薄膜于CMOS晶体管，利用离子注入工艺以调整该高应力薄膜的 应力数，可有效改善CMOS晶体管运作效能的应变硅CMOS晶体管的制作 方法。
背景技术：
近年来，利用微缩元件尺寸以提升金属氧化物半导体(metal-oxide semiconductor,以下简称MOS)晶体管表现效能的工艺方向，遭逢光刻工艺 技术瓶颈、昂贵花费等因素负面因素影响，业界开始寻求其他的方法来改善 MOS晶体管的运作效能，其中以利用材料特性对MOS晶体管造成应变效应 (strain effect)的方式最受瞩目。目前，业界发展出应变硅(strained-silicon)技术，利用工艺技术或自然晶 格常数的差异，达成提升MOS晶体管驱动电流的目的。应变硅技术主要分 为基才反应变方法(substrate-strain based)与工艺应变方法(process-induced strain based)两个系统，基板应变方法利用应变硅基板或结合选择性外延成长 (selective epitaxial growth)工艺，由材并牛间晶格常l史的差异来产生应变；而工 艺应变方法利用某些工艺步骤，在MOS晶体管表面形成应力薄膜，对MOS 晶体管施加伸张应力或压缩应力，这些方法目的在于使MOS晶体管栅极下 方的沟道硅晶格发生应变，降低栽流子在沟道遭受的阻力，使载流子的迁移 率增加，以期改善MOS晶体管效能。在深亚微米工艺时，若要提升同时设有P型金属氧化物半导体(PMOS) 晶体管及N型金属氧化物半导体(NMOS)晶体管的CMOS晶体管的效能时， 最常使用的方法是在P型金属氧化物半导体(PMOS)晶体管及N型金属氧化 物半导体(NMOS)晶体管表面覆盖高伸张应力薄膜(high-tensile thin film),例 如多晶硅应力覆盖层(cap poly stressor)或接触洞蚀刻停止层(contact etchstop layer,以下简称CESL)等方式，对NMOS晶体管和PMOS晶体管同时 施以一定程度的伸张应力。在此环境的下，NMOS晶体管沟道内晶格间距增 加，有利于沟道内电子的移动，NMOS晶体管的载流子迁移率也因而上升， 此种覆盖伸张应力薄膜于CMOS晶体管表面的方法在NMOS晶体管达成预 期改善的效果；然而反观PMOS晶体管，覆盖于PMOS晶体管表面的伸张 应力，不仅无法提升PMOS晶体管的效能，反而导致PMOS晶体管驱动电 流大幅下降，对PMOS造成负面的损害；就另一方面来说，若在CMOS晶 体管表面覆盖高压缩应力的薄膜，虽可有效提升NMOS晶体管的效能，却 也会对PMOS晶体管造成损害，已知技艺中产生沟道应变的技术对于如何提 升NMOS晶体管与PMOS晶体管效能因而陷入两难。基于上迷理由，业界积极寻找一种CMOS晶体管的制造方法，以改善 已知应变硅4支术，改善CMOS晶体管效能，且同时确保CMOS晶体管可靠 度。发明内容因此，本发明的目的在于提供种应变硅CMOS晶体管的制作方法，以 改善CMOS晶体管效能同时确保CMOS晶体管可靠度，并克服其他先前技 术的缺点。据此，本发明提供种应变硅CMOS晶体管的制作方法，该方法包含下 列步骤。首先提供半导体基底，该半导体基底上包含至少一第一有源区域以 及至少一第二有源区域，接着形成高应力薄膜(high-strainedthin film)覆盖该 半导体基底、该第一有源区域以及该第二有源区域，然后形成掩模覆盖该第 一有源区域，随即进行离子注入(implantation)工艺，针对未被该掩模遮蔽的 第二有源区域注入掺杂剂，以调整该处的应力数，之后移除该掩模并进行快 速热退火工艺，最后移除该高应力薄膜，以完成本发明所述应变硅CMOS 晶体管的制作方法。本发明另提供种应变硅CMOS晶体管的制作方法，该方法包含下列步 骤。首先，提供半导体基底，该半导体基底上包含至少一N型阱以及至少一 P型阱，且该N型阱及该P型阱上各设置至少一栅极结构，然后形成高伸张 应力薄膜覆盖该半导体基底、该N型阱以及该P型阱，接着形成掩模覆盖该 N型阱，随即进行离子注入工艺，针对未被该掩模遮蔽的P型阱上方的部分该高伸张应力薄膜注入掺杂剂，使其伸张应力数下降，之后再移除该掩模并 进行快速热退火工艺，最后移除该高伸张应力薄膜，以完成本发明所述应变硅CMOS晶体管的制作方法。此外，本发明又提供种应变硅CMOS晶体管的制作方法，该方法包含 下列步骤。首先提供半导体基底，该半导体基底上包含至少一N型阱以及至 少一P型阱，接着形成高压缩应力薄膜(high-compressive thin film)覆盖该半 导体基底、该N型阱以及该P型阱，之后形成掩模覆盖该P型阱，然后进 行离子注入工艺，针对未被该掩模遮蔽的N型阱上方的部分高压缩应力薄膜 注入掺杂剂，以调整该处的应力数，使其压缩应力数下降，该步骤完成后随 即移除该掩模并进行快速热退火工艺，最后移除该高伸张应力薄膜，以完成 本发明所述应变硅CMOS晶体管的制作方法。本发明披露的应变硅CMOS的制作方法，不仅能提升CMOS晶体管载 流子漂移速率、提升CMOS晶体管运作效能，尚有可整合于半导体工艺、 可与其他应变硅工艺并行以及确保CMOS晶体管可靠度等等多优点。
图1至图7为依据本发明的第一优选实施例绘示制作应变硅CMOS电 晶各步骤的方法示意图。图8至祖11为依据本发明的第二优选实施例所绘示的应变硅CMOS晶 体管的制作方法示意图。图12为本发明第三优选实施例的操作流程示意图。附图标记说明10半导体基底 14A、 14B栅极结构 17浅沟隔离 20栅极22A、 22B轻杂掺漏极 26掩模30A、 30B源极/漏极34A、 34B側壁子40、 42、 44、 46、 48、 50、12 PMOS晶体管 16 NMOS晶体管 18栅极介电层 2224 高伸张应力薄膜 28A、 28B侧壁子 32接触洞蚀刻停止层 36高压缩应力薄膜 52本发明第三优选实施例的操作步骤具体实施方式
为了使突显本发明的优点及特征，下文列举本发明的多个优选实施例，并配合图示作详细i兌明如下请参考图1至图7，图1至图7为依据本发明的第一优选实施例绘示制 作应变硅CMOS晶体管各步骤的方法示意图。如图1所示，首先提供半导 体基底IO，半导体基底10可为硅、应变硅基板、化合物半导体、硅覆绝缘 (silicon-on-insulator)基板或其组合。半导体基底10可通过本领域技术人员所 熟知的方法，例如掩才莫工艺、离子注入工艺与快速热退火(rapid thermal annealing,以下简称RTA)等工艺方法，在半导体基底10上各别地形成多个 P型阱及n型阱。此外半导体基底IO上包含多个MOS晶体管分别位于该等 P型阱或该等n型阱，如PMOS晶体管12的栅极结构14A与NMOS晶体管 16的4册才及结构14B;以及多个设于MOS晶体管间以防止相邻MOS晶体管 发生短路的绝缘结构，如场氧化层(field oxide)或浅沟隔离(shallow trench isolation)17。栅极结构14A、 14B各包含栅极介电层18、设于栅极介电层18 上方的栅极20以及覆盖层(caplayer)22，其中栅极介电层18可由氧化硅、氮 氧化硅、氮化硅或其组合所构成，栅极介电层18可通过热氧化、氮化、化 学气相沉积等工艺形成；栅极20可利用多晶硅、多晶硅锗化物(SiGe)、金属、 金属硅化物、金属氮化物或金属氧化物所构成。另外，栅极结构14A、 14B 两侧的半导体基底10分别形成轻杂掺漏极(lightly doped drain, LDD)22A、 22B,以防止PMOS晶体管12或NMOS晶体管16的热电子效应(hot electron effects)。接着请参考图2，进行沉积工艺，例如利用炉管(fbrnace)或化学气相沉 积工艺(CVD)，形成高伸张应力薄膜24覆盖于PMOS晶体管12、 NMOS晶 体管16以及半导体基底10，例如将包含氮化硅、氧化硅、或氮氧化硅等材 料的高伸张应力薄膜24沉积在PMOS晶体管12、 NMOS晶体管16及半导 体基底10表面，优选的高伸张应力薄膜24通过等离子体增强化学气相沉积 工艺(plasma-enhanced CVD， PECVD)酉己合适当的频率工艺条件所沉积的氮化 硅薄膜(如SiN)，其优选的工艺温度约在200。C到450。C之间且高伸张应力薄 膜24的伸张应力数约在0.7GPa左右，其厚度约在100埃(angstrom)到600 埃间，优选的厚度约为500埃。另外在高伸张应力薄膜24形成后，可选择性地进行紫外线快速热处理(ultra violet rapid thermal)工艺，固化(curing)高伸 张应力薄膜24，并调整高伸张应力薄膜24的伸张应力数至1.5GPa左右。如图3所示，形成掩模26于高伸张应力薄膜24表面，于本优选实施例 中，将光刻^交涂布于高伸张应力薄膜24表面，然后进行曝光与显影工艺， 将覆盖于PMOS晶体管12上方的部分光刻胶移除，仅留下NMOS晶体管 16上方光刻服作为后续工艺的掩模使用。请参考图4,随后进行第一离子注入工艺，针对PMOS晶体管12上方 未被掩模26遮蔽的部分高伸张应力薄膜24注入掺杂剂，藉以改变此处高伸 张应力薄膜24的伸张应力数，其优选的注入能量约为50KeV，优选的注入 剂量约为3.15x 1015ion/cm2。该掺杂剂可包含锗、砷、氙、铟、锑、硅、硫、 氮、氧、碳、氟等元素，且该第一离子注入工艺亦可采用共注入(co-implantation) 工艺，注入前述两种或两种以上的元素组合至PMOS晶体管12上的部分高 伸张应力薄膜24,经由该第一离子注入工艺或该共注入工艺后，设于PMOS 晶体管12上方的高伸张应力薄膜24的伸张数会下降至0.1Gpa至0.2Gpa左 右。在该第一离子注入工艺完成后，如图5所示，移除掩模26露出高伸张 应力薄膜24后，进行RTA工艺，利用炉管或快速升温处理(rapid thermal process),使PMOS晶体管12栅极14A与NMOS晶体管16栅极14B下方 的沟道硅晶格发生应变，其反应温度为80(TC至1200°C，优选的反应温度为 1050°C,另外，RTA工艺的期间，可另加入氢气配合反应进行。之后如图6 所示，对高伸张应力薄膜24进行回蚀刻(etchback)工艺，用以移除大部分的 高伸张应力薄膜24，并保留在栅极结构14A、 14B的侧壁的部分，形成侧壁 子28A、 28B。接着再进行第二离子注入工艺，以于PMOS晶体管12的侧 壁子28A与NMOS晶体管16的28B两侧的半导体基底10中分别形成源极/ 漏极预定区域，其中该第二离子注入工艺可分别针对PMOS晶体管12与 NMOS晶体管16施加不同的注入剂量，且优选的程序为施行两次的离子注 入。随后并进行RTA工艺，以于PMOS晶体管12与NMOS晶体管16的源 极/漏极预定区域内各形成源极/漏极30A、 30B。接着进行自对准金属硅化物 (self-aligned silicide， salicide)工艺，在4册极结构14A、 14B或源才及/漏极30A、 30B表面形成金属硅化物(未图示)，这些工艺为本领域技术人员所熟知，故 于此不再赘速。最后，如图7所示，进行等离子体增强化学气相沉积工艺，于栅极结构14A、 14B、側壁子28A、 2犯与源极/漏极30A、 30B表面形成接触洞蚀刻 停止层(CESL)32，接触洞蚀刻停止层32的厚度约在800埃至1100埃之间。 之后可于CESL 32上再覆盖层间介电(inter-layer dielectric, ILD)层(未图示)， 然后利用图案化光刻胶层(未图示)当作蚀刻掩模并进行各向异性蚀刻工艺， 在该层间介电层与接触洞蚀刻停止层32中形成多个接触洞(contacthole)，作 为PMOS晶体管12与NMOS晶体管16的栅极结构14A、 14B或源极/漏极 30A、 30B与其他电子元件连接的桥梁。相较已知技术，本发明所述应变硅CMOS晶体管的制作方法，在形成 金属硅化物前进行，在NMOS晶体管上方的高伸张应力薄膜的伸张应力数 值保持在1.5GPa,以对NMOS晶体管沟道施加伸张应力，进而提升NMOS 的栽流子漂移速度；反观PMOS晶体管上方的高伸张应力薄膜，则是利用离 子注入工艺来调整高伸张应力薄膜的伸张应力数大幅下降至0.19GPa左右， 如此低的伸张应力数将不会对PMOS晶体管有负面的影响，更不可能造成 PMOS晶体管的损害。此外，本发明所述的高伸张应力薄膜与在完成对 NMOS晶体管沟道施以伸张应力的阶段性任务后，将自CMOS晶体管表面 移除，因此可视为一种牺牲层的结构。前述的第一优选实施例将高伸张应力薄膜沉积在不具側壁子的CMOS 晶体管表面，以增加NMOS晶体管表现效能又不伤及PMOS晶体管的前提 下，经由一连串的离子注入工艺、RTA工艺增进NMOS晶体管的载流子漂 移速率，最后蚀刻高伸张应力薄膜以形成CMOS晶体管的侧壁子。另一方 面，本发明所述的高应力薄膜亦可应用在增进PMOS晶体管效能的工艺，其 于包含侧壁子的CMOS晶体管表面沉积高压缩应力薄膜，并进行后续的工 艺，相关的实施方法请见本发明的另一优选实施例。如图8至图11所示，为依据本发明的第二优选实施例所绘示的应变硅 CMOS晶体管的制作方法示意图，其中相同的元件或部位仍沿用与第一优选 实施例相同的元件符号。请参考图8，提供半导体基底10，半导体基底10 已定义有多个P型阱及n型阱。半导体基底10上设有多个MOS晶体管分别 位于该等P型阱或该等n型阱，如PMOS晶体管12的栅极结构14A与NMOS 晶体管16的栅极结构14B;设于栅极结构14A、14B侧壁的侧壁子34A、34B; 以及设于MOS晶体管间以防止相邻MOS晶体管发生短路的绝缘结构，如场氧化层(未闺示)或浅沟隔离17。栅极结构14A、 14B各包含栅极介电层18、 设于栅极介电层18上方的栅极20以及覆盖层22。另外，栅极结构14A、 14B 两側的半导体基底10分别形成轻杂掺漏极22A、 22B，以防止PMOS晶体 管12或NMOS晶体管16的热电子，丈应。再来请参考图9，进行沉积工艺，例如利用炉管或化学气相沉积工艺， 形成包含氮化-圭、氧化硅、或氧氧化硅等材料的高压缩应力薄膜36沉积在 PMOS晶体管12、 NMOS晶体管16及半导体基底IO表面，优选的高压缩 应力薄膜36通过等离子体增强化学气相沉积工艺，配合适当的频率工艺条 件所沉积的氮化硅薄膜(如SiN)，其优选的工艺温度约在200。C到45(TC之间， 其厚度约在l卵埃到500埃间，优选的厚度为500埃。另外在高压缩应力薄 膜36形成后，可选择性地进行紫外线快速热处理工艺，固化高压缩应力薄 膜36，以调整高压缩应力薄膜36的压缩应力数。接着如图IO所示，形成掩模26于高压缩应力薄膜36表面，该掩模仅 覆盖PMOS晶体管12上方的高压缩应力薄膜36，曝露NMOS晶体管16上 方的高压缩应力薄膜36。随后进行第一离子注入工艺，针对NMOS晶体管 16上方未被掩模26遮蔽的高压缩应力薄膜36注入掺杂剂，并调整注入能量、 注入剂量或其他工艺参数至最佳的工艺条件。该掺杂剂包含锗、砷、氙、铟、 锑、硅、硫、氮、氧、碳、氟等元素，且该第一离子注入工艺亦可采用共注 入工艺，注入前述两种或两种以上的元素组合至NMOS晶体管16上的高压 缩应力薄膜36,经由该第一离子注入工艺或该共注入工艺后，将会弛豫 NMOS晶体管16上方的高压缩应力薄膜36的压缩应力。如图ll所示，在该离子注入工艺完成后，移除掩模26并露出高压缩应 力薄膜36后，进行RTA工艺，利用炉管或快速升温处理，使PMOS晶体管 12栅极14A与NMOS晶体管16栅极14B下方的沟道硅晶格发生应变，其 反应温度为800。C至1200°C,优选的反应温度为1050°C。然后进行回蚀刻工 艺，移除高压缩应力薄膜36。后续的工艺将进行与第一优选实施例后段制成 相同的第二离子注入工艺及RTA工艺，以于PMOS晶体管12的侧壁子34A 与NMOS晶体管16的34B两侧的半导体基底10中各形成源极/漏极30A、 30B。最后，于源极/漏极30A、 30B完成后，即可接续如第一优选实施例所 述的金属硅化物工艺、进行沉积工艺以形成接触洞蚀刻停止层(未图示)及层 间介电层(未圉示)、形成图案化光刻胶(未图示)以及进行各向异性蚀刻以形成接触洞(未圑示)等工艺，相关的实施细节如第一优选实施例所述，在此不 再重复。因此，第二优选实施例利用离子注入工艺，针对形成于NMOS晶体管 上方的高压缩应力薄膜进行离子注入，以有效弛豫NMOS晶体管上方的压缩应力，且其对NMOS晶体管不会造成负面的影响；就另一方面来看，在 离子注入工艺、RTA工艺完成后，位于PMOS晶体管上方的高压缩应力薄 膜仍保有相当程度的压缩应力，故可大幅提升PMOS晶体管的运作效能，因 而解决已知技艺中，仅能以具有单一压缩特性的薄膜提升PMOS晶体管效 能、而同时必须损害NMOS晶体管的窘境。由此观之，本发明所述的制作应变硅CMOS的方法，利用离子注入工 艺调整高应力薄膜的应力数，针对PMOS晶体管或NMOS晶体管施加不同 的应力，以提升其运作效能。基于本发明的精神，另披露第三优选实施例， 如图12所示。图12为本发明第三优选实施例的操作流程示意图，实施各流 程步骤的顺序如下步骤40:提供同时包含至少一PMOS晶体管与至少一NMOS晶体管的半导 体基底。步骤42:进行沉积工艺，形成不具应力的薄膜(stress-less thin film),例如氮 化硅(SiN)薄膜覆盖该PMOS晶体管与该NMOS晶体管。步骤44:形成第一图案化掩模于该氮化硅薄膜表面，该第一图案化掩模设于 该NMOS晶体管上方，作为后续离子注入工艺的掩模。随即，进 行第一离子注入工艺，针对该PMOS晶体管上方未被该第一图案化掩模所遮蔽的氮化硅薄膜进行注入掺杂剂，调整该处的应力为压 缩应力，之后移除该第一图案化掩模。 步骤46:形成第二图案化掩模于该PMOS晶体管上方的氮化硅薄膜表面， 作为后续离子注入工艺的蚀刻掩模。接着，进行第二离子注入工艺， 针对该NMOS晶体管上方未被该第一图案化掩模所遮蔽的氮化硅 薄膜进行注入掺杂剂，调整该处的应力为伸张应力，之后移除该第 二國案化掩模。步骤48:进行RTA工艺，使PMOS晶体管与NMOS晶体管栅极下方的沟道 硅晶格发生应变。至此，原本不具伸张或压缩应力的氮化硅薄膜， 因前述的工艺将使位于PMOS晶体管上方的氮化硅薄膜具有压缩应力，而位于NMOS晶体管上方的氮化硅薄膜则具有伸张的应力， 即同一层的氮化硅薄膜，依其所覆盖的MOS晶体管种类，分别具 有伸张应力或压缩应力之一。 步骤50:移除氮化硅层。步骤52:进行第三离子注入工艺，形成PMOS晶体管与NMOS晶体管两侧 的源^L/漏才及最后，于源极/漏极完成后，即可接续如前述优选实施例所述的金属硅化 物工艺、进行沉积工艺以形成接触洞蚀刻停止层及层间介电层、形成图案化 光刻胶以及进行各向异性蚀刻以形成接触洞等工艺，相关的实施细节如前述 优选实施例所述，在此不再赘述。综观本发明的第三优选实施例，结合第一 优选实施例与第二优选实施例的方法，分别对覆盖于PMOS晶体管及NMOS 晶体管表面的应力薄膜各自进行一次的离子注入工艺，使PMOS晶体管上方 的应力薄膜具有压缩应力，而NMOS晶体管上方的应力薄膜具有伸张应力， 同时提升PMOS晶体管及NMOS晶体管的运作效能。此外，第三优选实施 例不局限于先针对PMOS晶体管上方的应力薄膜进行离子注入、再对NMOS 晶体管上方的应力薄膜进行离子注入的顺序，相反的操作顺序如先针对 NMOS晶体管上方的应力薄膜进行离子注入、再对PMOS晶体管上方的应 力薄膜进行离子注入的方式亦可适用于本发明。此外，本发明的制作应变硅CMOS晶体管的方法，更可与其他应变硅 工艺方法相结合，例如外延、双接触洞蚀刻停止层(dualCESL)等工艺。以本 发明第一优逸实施例所述的工艺方法为例，完成本发明所述的制作应变硅 CMOS晶体管的方法后，NMOS晶体管已因伸张应力而使其运作效能提升， 之后可自下列的工艺步骤中任选其一，再次对PMOS晶体管或NMOS晶体 管施加应力，以提升其运作效能。这些工艺步骤为工艺步骤A:形成双接触洞蚀刻停止层，在NMOS晶体管表面覆盖具伸张 应力的CESL，再于PMOS晶体管表面覆盖具压缩应力的 CESL，利用双接触洞蚀刻停止层分别对NMOS晶体管及 PMOS晶体管沟道施加伸张应力及压缩应力。工艺步骤B:在NMOS晶体管表面覆盖具伸张应力的CESL，另于PMOS 栅极结构两侧的半导体基底中形成凹槽，再于凹槽中分别形成 外延层，例如硅锗外延层(SiGe epitaxial layer),利用晶格排列的差异对PMOS晶体管沟道施于压缩的应力。 工艺步骤C:在PMOS晶体管表面覆盖具压缩应力的CESL,另于NMOS 栅极两侧的半导体基底中形成凹槽，再于凹槽中分别形成外延 层，例如硅碳外延层(SiC epitaxial layer),利用晶格排列的差异 对NMOS晶体管沟道施于伸张的应力。 工艺步骤D:形成具压缩应力的CESL覆盖PMOS晶体管表面，针对PMOS 晶体管沟道施加压缩应力。 由此观之，当本发明所披露的应变硅CMOS晶体管的制作方法与已知 的CESL工艺并行时，可大幅度地减少CESL所需的厚度，进而能有效避免 因沉积在MOS晶体管侧壁的CESL过厚而发生裂缝(crack)的情形，同时可 提升后续工艺中蚀刻接触洞的蚀刻效率。综上所述，本发明所述的应变硅CMOS晶体管的制作方法，先形成高 应力薄膜于PMOS晶体管及NMOS晶体管之上，再利用离子注入工艺及掩 模保护其中一种MOS晶体管，针对覆盖于另一方的高应力薄膜进行离子注 入，调整高应力薄膜的应力数，最后再将高应力薄膜移除。此外，本发明的 制作方法，可整合于半导体工艺并与其他应变硅工艺并行，如形成外延层或 CESL工艺，同时提升PMOS晶体管和NMOS晶体管二者的运作效能。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1. 一种制作应变硅互补型金属氧化物半导体晶体管的方法，包含提供半导体基底，该半导体基底上包含至少一第一有源区域以及至少一第二有源区域；形成高应力薄膜覆盖该半导体基底、该第一有源区域以及该第二有源区域；形成掩模覆盖该第一有源区域；进行离子注入工艺，针对该第二有源区域上方的部分高应力薄膜注入掺杂剂；移除该掩模；进行快速热退火工艺；以及移除该高应力薄膜。
2. 如权利要求l所述的方法，其中该第一有源区域包含NMOS晶体管 的栅极结构，且该第二有源区域包含PMOS晶体管的栅极结构。
3. 如权利要求1所述的方法，其中该第一有源区域包含PMOS的栅极 结构，且该第二有源区域包含NMOS晶体管的栅极结构。
4. 如权利要求1所述的方法，其中该第一有源区域的该栅极结构两侧 与该第二有源区域的该栅极结构两侧各包含轻掺杂漏极。
5. 如权利要求1所述的方法，于该高应力薄膜形成后，另包含紫外线 快速热处理工艺，以固化该高应力薄膜。
6. 如权利要求1所述的方法，其中该高应力薄膜被部分移除，保留部 分位于各栅极结构侧壁的高应力薄膜，各自形成该第 一有源区域与该第二有 源区域的側壁子。
7. 如权利要求1所述的方法，其中该离子注入工艺的掺杂剂包含锗、 砷、氙、铟、梯、硅、硫、氮、氧、碳或氟。
8. 如权利要求7所述的方法，其中该离子注入工艺的注入能量约为50 KeV，注入剂量约为3.15 x 1015 ion/cm2。
9. 如权利要求1所述的方法，其中该快速热退火工艺的反应温度约介 于800 "C至1200 °C。
10. 如权利要求1所述的方法，其中该快速热退火工艺反应温度约为 1Q50。C。
11. 如权利要求1所述的方法，其中该高应力薄膜的应力系数约介于-3.0Gpa至2.0Gpa之间。
12. 如权利要求l所述的方法，其中于该高应力薄膜移除后，另包含自 对准金属硅化物工艺。
13. 如权利要求l所述的方法，其中于该高应力薄膜移除后，另包含沉 积工艺，形成接触洞蚀刻停止层覆盖该半导体基底、该第一有源区域与该第 二有源区域。
14. 一种制作应变硅互补型金属氧化物半导体晶体管的方法，包含 提供半导体基底，该半导体基底具有至少一 N型阱以及至少一 P型阱，且该N型阱及该P型阱上各设置至少一栅极结构；形成高伸张应力薄膜覆盖该半导体基底、该N型阱以及该P型阱； 形成掩4M盖该N型阱；进行离子注入工艺，针对该P型阱上方的部分高伸张应力薄膜注入掺杂 剂，使其伸张应力系数下降； 移除该^^冲莫；进行快速热退火工艺；以及 移除该高伸张应力薄膜。
15. 如权利要求14所述的方法，其中各该N型阱与各该P型阱上另设 有至少 一侧壁子设于各该栅极结构的侧壁以及轻掺杂漏极设于各该栅极结 构两侧。
16. 如权利要求14所述的方法，于该高伸张应力薄膜形成后，另包含 紫外线快速热处理工艺，以固化该高伸张应力薄膜。
17. 如权利要求14所述的方法，其中该离子注入工艺的掺杂剂包含锗、 砷、氛、铟、锑、硅、硫、氮、氧、碳或氟。
18. 如权利要求17所述的方法，其中该离子注入工艺的注入能量约为 50 KeV，注入剂量约为3.15 x 1015 ion/cm2。
19. 如权利要求14所述的方法，其中该快速热退火工艺的反应温度约 介约80(TC至1200°C。
20. 如权利要求14所述的方法，其中该快速热退火工艺反应温度约为 腦。C。
21. 如权利要求14所述的方法，其中该高伸张应力薄膜的应力系数约 介于-3.0Gpa至2.0Gpa之间。
22. 如权利要求14所述的方法，其中于该高伸张应力薄膜移除后，另 包含自对准金属硅化物工艺。
23. 如权利要求14所述的方法，其中于该高伸张应力薄膜移除后，另 包含沉积工艺，形成接触洞蚀刻停止层覆盖该半导体基底、该N型阱与该P 型阱。
24. —种制作应变硅互补型金属氧化物半导体晶体管的方法，包含 提供半导体基底，该半导体基底具有至少一 N型阱以及至少一 P型阱，且该N型阱及该P型阱上各设置栅极结构；形成高压缩应力薄膜覆盖该半导体基底、该N型阱以及该P型阱；形成掩構復盖该P型阱；进行离子注入工艺，针对该N型阱上方的部分高压缩应力薄膜注入掺杂 剂使其压缩应力系数下降； 移除该掩模；进行快速热退火工艺；以及 移除该高压缩应力薄膜。
25. 如权利要求24所述的方法，其中各该N型阱与各该P型阱上另设 有至少一側壁子设于各该栅极结构的侧壁以及轻掺杂漏极设于各该栅极结 构两侧。
26. 如权利要求24所述的方法，于该高压缩应力薄膜形成后，另包含 紫外线快速热处理工艺，以固化该高压缩应力薄膜。
27. 如权利要求24所述的方法，其中该离子注入工艺的掺杂剂包含锗、 砷、氮、铟、锑、硅、硫、氮、氧、碳或氟。
28. 如权利要求24所述的方法，其中该快速热退火工艺的反应温度约 介于800。C至1200。C。
29. 如权利要求24所述的方法，其中该快速热退火工艺反应温度约为 1050°C。
30. 如权利要求24所述的方法，其中该高压缩应力薄膜的应力数约介 于-3.0Gpa至2.0Gpa之间。
31. 如权利要求24所述的方法，其中于该高压缩应力薄膜移除后，另 包含自对准金属硅化物工艺。
32. 如权利要求24所述的方法，其中于该高压缩应力薄膜移除后，另 包含沉积工艺，形成接触洞蚀刻停止层覆盖该半导体基底、N型阱与P型阱。
全文摘要
一种应变硅互补式金氧半导体(CMOS)晶体管的制作方法。首先提供半导体基底，该半导体基底上包含至少一第一有源区域以及至少一第二有源区域，接着形成高应力薄膜覆盖该半导体基底、该第一有源区域及该第二有源区域，然后形成掩模覆盖于该第一有源区域上方的部分该高应力薄膜，之后进行离子注入工艺，针对该第二有源区域上方、未受该掩模保护的部分该高应力薄膜注入掺杂剂，调整其应力系数，接着移除该掩模及并进行快速热退火工艺，最后，移除该高应力薄膜以完成本发明。
文档编号H01L21/02GK101266949SQ20071008854
公开日2008年9月17日 申请日期2007年3月16日 优先权日2007年3月16日
发明者廖秀莲, 蔡腾群, 陈哲明, 陈能国 申请人:联华电子股份有限公司