半导体装置及半导体装置的版图设计方法

专利名称：半导体装置及半导体装置的版图设计方法
技术领域：
本发明涉及半导体装置及其版图设计方法，该半导体装置包含用于回避天线损害(antenna damage)的天线保护元件。
背景技术：
近年来，随着半导体制造技术的微细化发展，在器件(device)的制造工序中，利用等离子刻蚀(Plasma etching)、等离子CVD为代表的等离子工艺(process)已经很普遍。但是，另一方面，被称为等离子充电损害(plasmacharging damage)的、由等离子工艺引起的半导体元件的损伤成为很大的问题。
等离子充电损害，也被称为天线损害，已成为栅极泄漏(gate leak)电流增加、阈值电压变动等半导体元件特性恶化、故障、寿命降低的原因。而且，伴随工艺技术微细化的栅极氧化膜的薄膜化等，使得天线损害成为更加严重的问题。
作为上述问题的解决方法之一，专利文献1公开了使用保护元件(以下称为天线保护元件)的方法。这里，天线保护元件是指具有二极管(diode)、闸流晶体管(thyristor)等的元件，该二极管、闸流晶体管是通过从等离子放射的紫外区域的光线(以下简称为紫外光)照射到活性区域，而使导电性得到提高。根据专利文献1，由于导致天线损害产生的充电电流通过天线保护元件向接地电位放电，所以能够避免半导体元件的损伤。
而且，专利文献1指出，紫外光未照射到天线保护元件的活性区域时，天线保护元件针对天线损害的保护能力降低。因此，其公开了通过在活性区域的上层设置空间，将紫外光照射到天线保护元件的活性区域的结构。
下面利用图55简单说明专利文献1的结构。图55是使用标准单元(standard cell)的一般的版图。图55中，5501为天线保护元件，5502、5503为标准单元，5504、5505为信号图案(pattern)，5506为虚设(dummy)图案。由图55可知，在天线保护元件5501的上层未配置任何掩模(mask)图案。即，根据专利文献1，为了在天线保护元件的上层设置空间，所以在其上层不配置掩模图案。
另一方面，为了减少天线损害而将紫外光照射到天线保护元件的活性区域，专利文献2公开了在活性区域的上层不配置虚设图案的结构。图56示出了使用专利文献2的技术的结构例。由图56可知，在天线保护元件5501的上层配置有信号图案5504、5505，但是未配置虚设图案5506。
若使用专利文献2的结构，可以在天线保护元件的上层配置信号配线。所以，与专利文献1的结构相比较，具有因照射到活性区域的紫外光减少而造成天线保护元件能力降低的缺点，但同时又能够获得提高信号图案的配线效率、在设计时可以缩小半导体集成电路面积的优点。
另一方面，在刻蚀工序、CMP工序中，重要的是满足根据工艺条件获得的该层的面积率。不能满足面积率时，不但刻蚀速度产生不均匀，而且CMP工序中会产生无法使衬底表面充分平坦化、无法充分地获得工艺精度的问题。因此，专利文献3公开了为了满足面积率，在空地区域中，使虚设图案的间距(pitch)及其形状随每个检查窗(check window)而变化的配置手法。
专利文献1美国专利第5994742号说明书专利文献2特开2004-363255号公报专利文献3特开2002-9161号公报但是，无论专利文献1还是专利文献2的方法，都不能在天线保护元件的上层配置虚设图案，所以存在以下问题天线保护元件附近的面积率发生疏密、无法充分地获得工艺精度。
另外，专利文献2中，由于不是按照天线保护元件的活性区域上层配置的信号图案的量确定天线保护元件的保护能力，所以存在天线保护元件有可能被过剩或者过小配置的问题。
而且，随着栅极氧化膜的薄膜化等的工艺技术的微细化发展，天线损害更加严重，因此应当配置的天线保护元件的数量、面积有增加的倾向。所以，也存在以下问题以往配置于空闲区域的，多晶硅(polysilicon)、活性区域等的衬底层的虚设图案减少，衬底层的面积率难以调整。
这样，在设计制造具有天线保护元件的半导体装置时，由于产生了上面例示出的种种问题，所以希望出现能够解决这些问题的半导体装置的结构和版图设计方法。

发明内容
有鉴于此，本发明的目的在于提供一种具有天线保护元件的半导体装置，相比现有技术可以更适于设计制造。
本发明作为一种半导体装置，包括栅极；天线保护元件，与所述栅极连接；第1配线，与所述栅极连接；第2配线，不与所述栅极连接，设置于所述第1配线的上层。在构成所述第1配线的配线层中，各配线被设置为不覆盖所述天线保护元件的活性区域上方；所述第2配线被设置为至少部分覆盖所述天线保护元件的活性区域上方。
根据本发明，在构成与栅极连接的第1配线的配线层中，各配线被设置为不覆盖天线保护元件的活性区域上方。所以，直到所述配线层为止，都可以确保到达天线保护元件的光量，因此可以充分发挥天线保护元件针对天线损害的保护能力。另一方面，在所述配线层的更上层设置的第2配线，被设置为至少部分覆盖所述天线保护元件的活性区域上方。即，在所述配线层的更上层的配线层中，由于对栅极不会产生天线损害，所以容许在天线保护元件上的重叠。据此，可以在回避天线损害的同时，还使配线资源的确保成为可能。
另外，本发明作为一种半导体装置，包括多个单元，其中包含天线保护元件；虚设图案，配置于所述多个单元的上层。所述虚设图案在所述天线保护元件上的配置规则与在所述天线保护元件以外的单元上的配置规则不同。
根据本发明，虚设图案的配置规则，在天线保护元件上与在天线保护元件以外的单元上不同。即，在天线保护元件上，为使到达活性区域的光量确保成为可能，根据与其他区域不同的配置规则进行虚设图案的配置。据此，既能实现平坦化，又能回避天线损害。
另外，本发明作为一种半导体装置，包括多个单元，其中包含天线保护元件；通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面；虚设图案，配置于所述通过配线的上层或者下层。所述虚设图案被配置为，在所述天线保护元件上与所述通过配线重叠。
根据本发明，在天线保护元件上，虚设图案被配置为与通过配线重叠，所以到达天线保护元件的光量不会因虚设图案减少。据此，可以充分发挥天线保护元件的能力，同时也能够容易地满足面积率。
另外，本发明作为一种半导体装置，包括多个单元，其中包含天线保护元件；通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面。所述通过配线具有的形状为，在所述天线保护元件上面的部分中的每单位长度的面积小于所述天线保护元件上面以外的部分。
根据本发明，通过配线具有，在天线保护元件上面的部分中的每单位长度的面积小于天线保护元件上面以外的部分的形状。所以，既可以维持作为通过配线需要的配线图案，又可以确保到达天线保护元件的光量，因此可以充分发挥天线保护元件的能力。
另外，本发明作为一种半导体装置，包括多个单元，其中包含天线保护元件；多条通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面。所述多条通过配线被配置为其间隔比其他配线的最小间隔大。
根据本发明，通过天线保护元件上面的多条通过配线，被配置为其间隔比其他配线的最小间隔大，所以可以确保到达天线保护元件的光量，因而可以充分发挥天线保护元件的能力。
另外，本发明作为一种半导体装置，包括多个单元，其中包含天线保护元件；配线，配置于所述多个单元的上层。在所述天线保护元件上，配线的方向被固定为纵或者横之中的一个方向。
根据本发明，在天线保护元件上，配线的方向被固定为纵或者横之中的一个方向，所以可以确保到达天线保护元件的光量，因而可以充分发挥天线保护元件的能力。
另外，本发明作为一种半导体装置，包括栅极；天线保护元件，与所述栅极连接。所述天线保护元件，在p阱(p-well)与n阱(n-well)中活性区域的图案数不同。
根据本发明，由于包括了在p阱与n阱中活性区域的图案数不同的天线保护元件，所以可以更确实、更不浪费地回避天线损害。
另外，本发明作为一种半导体装置，包括多个单元，其中包含多个天线保护元件。所述多个天线保护元件之中至少2个以上，p阱与n阱的面积比互不相同。
根据本发明，由于p阱与n阱的面积比不同的天线保护元件并存，所以可以在产生天线损害错误的地方提供实力适当的天线保护元件。据此，可以用具有所需最小限度的实力的天线保护元件对天线损害错误进行适当的处理，且，还可以有效利用半导体装置的空间(space)。
另外，本发明作为一种半导体装置，包括栅极；天线保护元件；配线，用于连接所述栅极与所述天线保护元件。所述配线与延伸到空闲区域的分支配线连接。
根据本发明，连接栅极与天线保护元件的配线，与延伸到空闲区域的分支配线连接。为了回避天线损害错误，需要添加连接到天线保护元件的配线，但是由于该添加的配线对原有配线造成的影响，有需要重设计的情况。因此，如本发明所述，通过将连接栅极与天线保护元件的配线，与延伸到空闲区域的分支配线连接，可以抑制错误回避时添加的配线对原有配线的影响，可以回避重设计。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置栅极和天线保护元件；第1配线步骤，配置与所述栅极连接的第1配线，同时，连接所述栅极与所述天线保护元件，且，在构成所述第1配线的配线层中，配置其他配线，使其不覆盖所述天线保护元件的活性区域上方；第2配线步骤，在比构成所述第1配线的配线层更上层的配线层中配置配线，容许其覆盖所述天线保护元件的活性区域上方。
根据本发明，第1配线步骤中，在构成与栅极连接的第1配线的配线层中，将配线配置为不覆盖天线保护元件的活性区域上方。所以，直到所述配线层为止，都可以确保对天线保护元件的光量，因而可以充分发挥天线保护元件针对天线损害的保护能力。另外，第2配线步骤中，在比构成第1配线的配线层更上层的配线层中配置配线，容许其覆盖天线保护元件的活性区域上方。据此，可以在回避天线损害的同时，使配线资源的确保成为可能。
另外，本发明作为一种具有栅极及与所述栅极连接的天线保护元件的半导体装置的版图设计方法，包括以下步骤在配置包含所述栅极及天线保护元件的单元的上层进行概略配线；验证对所述栅极的天线损害；在所述验证步骤中，考虑所述天线保护元件与其上层配线之间的重叠面积，假定所述天线保护元件的能力，进行验证。
根据本发明，考虑天线保护元件与其上层配线之间的重叠面积来假定天线保护元件的能力，而进行对栅极的天线损害的验证。即，可以实现考虑了到达天线保护元件的光量的、高精度的天线损害验证。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线；在所述配线的上层或者下层配置虚设图案。所述虚设图案配置步骤中，当存在通过所述天线保护元件上面的通过配线时，在所述天线保护元件上，配置虚设图案，使其与所述通过配线重叠。
根据本发明，虚设图案配置步骤中，在天线保护元件上，虚设图案被配置为与通过配线重叠，所以到达天线保护元件的光量不会因虚设图案而减少。据此，可以充分发挥天线保护元件的能力，同时，通过配置用于平坦化的虚设图案，还可以容易地满足面积率。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线。当超过规定宽度的配线通过所述天线保护元件之上时，将所述天线保护元件的位置变更为所述超过规定宽度的配线不通过的位置。
根据本发明，超过规定宽度的配线通过天线保护元件之上时，该天线保护元件的位置被变更为超过规定宽度的配线不通过的位置。所以，可以确保到达天线保护元件的光量，因而可以充分发挥天线保护元件的能力。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线。在所述配线配置步骤中，对于所述多个单元，设定假想的多个规定尺寸的窗，分别为所述各窗分配表示可通过的配线条数的配线使用率，配置配线，使其不超过所述各窗中分配的配线使用率。对于包含天线保护元件的窗，设定其配线使用率低于不包含天线保护元件的窗。
根据本发明，在配线配置步骤中，包含天线保护元件的窗的配线使用率被设定为低于不包含天线保护元件的窗。所以，可以确保到达天线保护元件的光量，可以充分发挥天线保护元件的能力。即，可以实现除配线拥塞、时序收敛等现有的要点以外，还考虑了天线损害错误对策的配线。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线。在所述配线配置步骤中，设定通过天线保护元件上面的配线之间的间隔大于由工艺决定的最小间隔。
根据本发明，通过天线保护元件上面的配线之间的间隔被设定为大于由工艺决定的最小间隔，所以可以确保到达天线保护元件的光量，因而可以充分发挥天线保护元件的能力。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含与栅极连接的天线保护元件的多个单元；在所述单元配置步骤的配置结果下，验证对所述栅极的天线损害；由所述验证步骤的验证结果，算出在所述天线保护元件上配线可以重叠的容许重叠面积或者不能重叠的不可重叠面积；根据所述容许重叠面积或者不可重叠面积，在所述天线保护元件上设定配线禁止区域，在保证不在所述配线禁止区域配线的同时，对配线进行配置。
根据本发明，由天线损害验证的结果，算出天线保护元件上配线可以重叠的容许重叠面积或者不能重叠的不可重叠面积，根据该容许重叠面积或者不可重叠面积，在天线保护元件上设定配线禁止区域。而且，在保证不在配线禁止区域配线的同时，对配线进行配置。所以，配线完成后，确保了天线保护元件的光照区域，因而可以充分发挥天线保护元件的能力。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线。当所述天线保护元件上存在通过配线时，根据所述天线保护元件与所述通过配线之间的重叠面积，变更所述天线保护元件的内部构成。
根据本发明，当天线保护元件上存在通过配线时，根据天线保护元件与通过配线之间的重叠面积，变更天线保护元件的内部构成。即，为使光充分进入到天线保护元件的活性区域，可以变更其内部构成，所以可以充分发挥天线保护元件的能力。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含天线保护元件的多个单元；当所述单元配置步骤中的配置结果中，与共同的栅极连接的多个天线保护元件被邻接配置时，将该多个天线保护元件置换为一个天线保护元件。
根据本发明，与共同的栅极连接的多个天线保护元件被邻接配置时，该多个天线保护元件被置换为一个天线保护元件。在使用标准单元(包含天线保护元件)的设计手法中，有一定的空间(由设计规则决定)被设置于各单元的两端。因此，如本发明所述，通过将邻接的多个天线保护元件置换为一个天线保护元件，可以增加活性区域的面积，因而可以提高天线保护元件的能力。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含天线保护元件的多个单元；当所述单元配置步骤中的配置结果中，与共同的栅极连接的多个天线保护元件被邻接配置时，在p阱及n阱之中的至少任何一方，连接该多个天线保护元件的活性区域。
根据本发明，与共同的栅极连接的多个天线保护元件被邻接配置时，在p阱及n阱之中的至少任何一方，该多个天线保护元件的活性区域被连接。据此，可以增加活性区域的面积，因而可以提高天线保护元件的能力。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含天线保护元件的多个单元；当所述单元配置步骤的配置结果中，存在与天线保护元件邻接的空闲区域时，将该天线保护元件置换为具有填充所述空闲区域的面积的天线保护元件。
根据本发明，空闲区域邻接的天线保护元件被置换为具有填充空闲区域的面积的天线保护元件。据此，可以增加活性区域的面积，因而可以提高天线保护元件的能力。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含与栅极连接的天线保护元件的多个单元；在所述单元配置步骤的配置结果下，验证对所述栅极的天线损害；当存在互相邻接且与不同栅极连接的多个天线保护元件时，根据分别连接于所述多个天线保护元件的栅极的天线损害的裕度，修改所述多个天线保护元件中的活性区域的连接关系。
根据本发明，对于互相邻接且与不同栅极连接的多个天线保护元件，根据各自连接的栅极的天线损害的裕度，其活性区域的连接关系被修改。据此，无需添加新的天线保护元件，就可以针对对天线损害没有富余的栅极增加活性区域的面积。因此，可以更确实地回避天线损害。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置包含与栅极连接的天线保护元件的多个单元；在所述单元配置步骤的配置结果下，验证对所述栅极的天线损害；当存在与具有天线损害裕度的栅极连接的天线保护元件时，分割该天线保护元件的活性区域，将分割出的任意一个活性区域与其他栅极连接。
根据本发明，对于与具有天线损害裕度的栅极连接的天线保护元件，其活性区域被分割，分割出的任意一个活性区域被连接到其他栅极。据此，无需添加新的天线保护元件，就可以针对对天线损害没有富余的栅极增加活性区域的面积。因此，可以更确实地回避天线损害。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置多个单元，该多个单元包含栅极及与所述栅极连接的天线保护元件；在所述单元配置步骤的配置结果下，切断栅极与天线保护元件之间的连接；进行栅极与天线保护元件之间的重连接。在所述重连接步骤中，确定栅极的配置区域的中心地点，重复执行以下处理按照离所述中心地点最近的顺序选择栅极，将选择的栅极与配置于其最近处的天线保护元件连接。
根据本发明，在栅极与天线保护元件之间的重连接中，以下处理被重复执行按照接近栅极的配置区域的中心地点的顺序选择栅极，将选择的栅极与配置于其最近处的天线保护元件连接。据此，各栅极均与位于其邻近的天线保护元件连接，栅极与天线保护元件之间的连接中没有长距离配线，配线效率得到了提高。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置多个单元，该多个单元包含栅极及与所述栅极连接的天线保护元件；在所述多个单元的上层配置配线；当所述配线配置的结果中，有通过配线超过规定存在比例的天线保护元件时，在所述单元配置步骤的配置结果下，切断栅极与天线保护元件之间的连接；将通过配线超过规定存在比例的所述天线保护元件置换为天线保护元件以外的单元，并进行栅极与天线保护元件之间的重连接。
根据本发明，通过配线超过规定存在比例的天线保护元件被置换为天线保护元件以外的单元。即，位于无法充分确保光量的位置的天线保护元件被置换为电容单元、缓冲单元等其他的单元，所以可以有效地利用半导体装置的空间。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置多个单元，该多个单元包含栅极及与所述栅极连接的天线保护元件；在所述多个单元的上层配置配线；所述配线配置的结果，有通过配线超过规定存在比例的第1天线保护元件时，在该第1天线保护元件连接的栅极的规定距离范围内，追加配置第2天线保护元件；对于所述栅极，切断其与所述第1天线保护元件之间的连接，与所述第2天线保护元件连接；将所述第1天线保护元件置换为天线保护元件以外的单元。
根据本发明，当有通过配线超过规定存在比例的第1天线保护元件时，在该第1天线保护元件连接的栅极上，连接规定距离范围内追加配置的第2天线保护元件，以代替第1天线保护元件。而且，该第1天线保护元件被置换为天线保护元件以外的单元。即，位于无法充分确保光量的位置的天线保护元件被置换为电容单元、缓冲单元等的其他单元，所以可以有效地利用半导体装置的空间。
另外，本发明作为一种半导体装置的版图设计方法，包括以下步骤配置多个单元，该多个单元包含栅极及与所述栅极连接的天线保护元件；在所述多个单元的上层配置配线；所述配线配置的结果，有配线长度超过规定长度的、连接天线保护元件与栅极的配线时，配置与该配线连接的、延伸到空闲区域的分支配线。
根据本发明，当有配线长度超过规定长度的、连接天线保护元件与栅极的配线时，与该配线连接的、延伸到空闲区域的分支配线被配置。为了回避天线损害错误，需要添加连接到天线保护元件的配线，但由于该添加的配线对原有配线造成的影响，有需要重设计的情况。因此，如本发明所述，通过在连接栅极与天线保护元件的配线上配置延伸到空闲区域的分支配线，可以抑制错误回避时添加的配线对原有配线造成的影响，可以回避重设计。
根据本发明，可以容易地获得一种半导体装置，既回避天线损害，且保持配线效率，又达到芯片内的平坦化。


图1所示为本发明的实施方式1的半导体装置的构成的断面图；图2所示为现有的半导体装置的构成的断面图；图3所示为包含天线保护元件的半导体集成电路的版图示例；图4所示为图3的单元区域配置配线的版图；图5所示为天线保护元件与其上层配线的关系示例的断面图；图6所示为半导体集成电路的配线完成后的版图示例；图7所示为现有的、配置了虚设图案的半导体集成电路的版图示例；图8所示为本发明的实施方式1的配置了虚设图案的半导体集成电路的版图示例；图9所示为天线保护元件的上层配置配线的半导体装置的版图的示意图；图10所示为在图9的版图一律配置虚设图案时的示意图；图11所示为在图9的版图，通过本发明的实施方式1的手法配置虚设图案时的示意图；图12所示为按照时序裕度从图11的版图删除虚设图案时的示意图；图13所示为用于说明本发明的实施方式2的半导体集成电路的版图；图14所示为本发明的实施方式2的半导体集成电路的版图；图15所示为本发明的实施方式2的天线保护元件上的配线形状的变更的示意图；图16所示为本发明的实施方式2的处理示例流程图；图17所示为用于说明本发明的实施方式3的半导体集成电路的版图；图18所示为对图17的逻辑区域设定的窗的模式图；图19所示为对图18的窗配置的配线的示意图；
图20所示为本发明的实施方式3的、集中天线保护元件的配置及其相应配线的示意图；图21所示为邻接的天线保护元件的示意图；图22所示为图21的邻接的天线保护元件上配置的配线的示意图；图23所示为本发明的实施方式3的处理示例流程图；图24所示为用于说明本发明的实施方式4的半导体集成电路的版图；图25所示为图24的版图中，将天线保护元件上的配线的优先方向固定于一个方向时的图；图26所示为本发明的实施方式5的、半导体版图中的估计配线的示意图；图27所示为对于图26的估计，实际进行配线的结果的示意图；图28所示为本发明的实施方式5的、通过天线保护元件上面的配线的示意图；图29所示为本发明的实施方式5的、天线保护元件上设定配线禁止区域时的配线的示意图；图30所示为用于说明本发明的实施方式6的半导体装置的版图；图31所示为仅在p阱具有活性区域的天线保护元件的示意图；图32所示为在p阱和n阱具有活性区域的天线保护元件的示意图；图33所示为配置虚设图案的天线保护元件的示意图；图34所示为配置电容图案的天线保护元件的示意图；图35所示为用于说明本发明的实施方式6的、半导体版图中的天线保护元件的配置的示意图；图36所示为图35的版图中，将邻接的天线保护元件置换为一个天线保护元件的图；图37所示为将半导体版图中的空闲区域置换为天线保护元件时的示意图；图38所示为半导体版图中，变更天线保护元件的活性区域的连接时的示意图；图39所示为半导体版图中，重新整理天线保护元件的活性区域时的示意图；图40所示为半导体版图中，分割天线保护元件的活性区域时的示意图；图41所示为并排配置的天线保护元件的示意图；图42所示为p阱和n阱的面积比不同的天线保护元件的示意图；图43所示为配置了图42的天线保护元件的半导体版图的示意图；图44所示为本发明的实施方式7的版图设计方法的流程图；图45所示为本发明的实施方式7的、将天线保护元件更换为其他单元时的示意图；图46所示为用于说明本发明的实施方式8的、天线保护元件与栅极的配置位置的示意图；图47所示为图46中的、栅极与天线保护元件之间的连接调换的示意图；图48所示为图46中的、本发明的实施方式8的栅极与天线保护元件之间的连接调换的示意图；图49所示为用于说明本发明的实施方式9的、天线保护元件与栅极的配置的示意图；图50所示为图49中，将空闲区域置换为天线保护元件的结果的示意图；图51所示为图49中，配置了延伸到空闲区域的分支配线的图；图52所示为图49中，配置了与准备的天线保护元件具有的连接销的位置相符合的分支配线的图；图53所示为图52中，将空闲区域置换为天线保护元件的结果的示意图；图54所示为将本发明的各实施方式的手法组合使用的版图设计方法的示例流程图；图55所示为具有天线保护元件的现有结构的示意图；图56所示为具有天线保护元件的现有结构的示意图。
附图标记说明
10 栅极11、12、13 配线(第1配线)17 天线保护元件18 配线(第2配线)23 天线保护元件24 单元31、32、33 天线保护元件34、35、36 配线60、61、62 天线保护元件63、64、65 配线81、82、83、84、85、86 天线保护元件87、88、89 虚设图案91、92、93 天线保护元件96 电源配线(通过配线)95、97 信号配线(通过配线)111 虚设图案131、143 天线保护元件132、134 电源配线(超过规定宽度的配线)150 天线保护元件151 电源配线(通过配线)171、172、173 窗191 配线201 天线保护元件211、212 天线保护元件221、222 配线241、242、243、244 配线245 天线保护元件
360 天线保护元件361 天线保护元件以外的单元411 天线保护元件(第1天线保护元件)412 天线保护元件413 具有栅极的逻辑单元431 天线保护元件(第2天线保护元件)491、492 天线保护元件495 配线498、499 栅极511、512 空闲区域513、514 分支配线521 空闲区域522 天线保护元件523a、523b、523c、523d 连接销524a、524b、524c、524d 分支配线2801、2802 天线保护元件2807、2808、2809、2810 配线2901 配线禁止区域3100、3200、3300、3400 天线保护元件3201 电源配线(通过配线)3301 信号配线(通过配线)3500、3501 天线保护元件3502 一个天线保护元件3701、3703 天线保护元件3702 空闲区域3901、3903 天线保护元件3902、3904 栅极
3905、3906、3907 活性区域4001 天线保护元件4002、4003 栅极4008、4005、4006 活性区域4101、4102 天线保护元件4202、4203 栅极具体实施方式
(实施方式1)图1所示为本发明的实施方式1的半导体装置构成的断面图。图1中，10为栅极，11为金属(metal)配线层M1的配线，12为金属配线层M2的配线，13为金属配线层M3的配线，14为连接栅极10与配线11的接触孔(contact)，15为连接配线11与配线12的第1通孔(via)，16为连接配线12与配线13的第2通孔，17为天线保护元件(扩散区域)。天线保护元件17通过金属配线层M1的配线11电连接于栅极10。
与栅极10连接的第1配线由配线11、12、13构成。另外，在比该第1配线更上层的金属配线层M4，设置有作为第2配线的配线18。
图2所示为现有的半导体装置构成的断面图，对与图1相同的结构单元标注有与图1相同的标记。如图2所示，现有技术的观点是在天线保护元件17上层的所有配线层19，都不能配置图案。
但实际上，与栅极10相连的配线由金属配线层M3以下的层构成，直到制造金属配线层M3为止都会对栅极10产生损害。在制造金属配线层M4时，对于栅极10不会产生天线损害。也就是说，需要将紫外光照到天线保护元件17的阶段就是制作金属配线层M1～M3的阶段。而且，如图1所示，制作金属配线层M4时，即使在天线保护元件17的活性区域上方存在配线18，对栅极10的天线损害量也不变化。即，自由使用金属配线层M4层是没有问题的。
因此，在本发明中，考虑与栅极相连的配线由几层构成，该栅极与天线保护元件有连接，在构成该配线的配线层中，在天线保护元件上不配置配线；在该配线层的更上层中，允许配线在天线保护元件上重叠。即，按照图1的构成，在构成与栅极10连接的配线11、12、13的配线层M1～M3中，各配线被设置为完全不覆盖天线保护元件17的活性区域上方；而其上层的配线层M4中设置的配线18，则被设置为至少部分覆盖天线保护元件17的活性区域上方。
本实施方式的版图设计按以下步骤进行。首先，配置栅极10与天线保护元件17。而后，配置与栅极10连接的配线11、12、13，同时连接栅极10与天线保护元件17，且，在构成配线11、12、13的配线层M1、M2、M3中，将其他配线配置为不覆盖天线保护元件17的活性区域上方。而后，在配线层M1、M2、M3的更上层的配线层M4中，配置包含配线18的各配线，容许其覆盖天线保护元件17的活性区域上方。
通过在天线保护元件上使配线图案不重叠，可以确保到达天线保护元件的光量，充分发挥其能力。但是，在所有配线层中避开天线保护元件上面进行配线，则配线难以收敛(引起配线资源恶化)。因此，在与天线保护元件连接的配线的最上层更往上的配线层，允许在天线保护元件上的重叠。据此，可以在回避天线损害的同时，又能够确保配线资源。例如，在6层的版图设计中，与栅极相连的天线保护元件和与它们相连的配线由第3层以下的层构成时，在从第4层以上的层，即使在天线保护元件上自由地配线也没有问题。
图3所示为包含天线保护元件的半导体装置的版图的示例图。如图3所示，半导体版图一般由标准单元区域21与SRAM、DRAM等的块区域22的组合构成。其中，天线保护元件23被插入到标准单元区域21中的单元24之间。另外，与标记23标注的单元相同图样的单元分别为天线保护元件，其他图样的单元为天线保护元件以外的单元(以下的附图也同样)。
图4所示为配线被配置于标准单元区域21的版图。如图4所示，在半导体版图中，一般为了制作出更小的芯片(chip)面积，很多情况下在天线保护元件23的上层也不得不安设信号配线25、26、网眼(mesh)状的电源配线27、28。因而造成到达天线保护元件活性区域的光量减少，天线保护元件的能力降低。
但在现有技术中，在验证对栅极的天线损害时，给予天线保护元件一律相同的能力值来进行验证。即，未根据天线保护元件与其上层配线之间的重叠面积，而改变天线保护元件的能力。
图5所示为天线保护元件与其上层配线的关系示例的断面图。该图5中，(a)为天线保护元件31与配线34完全重叠的状态，(b)为天线保护元件32与配线35重叠1/2的状态，(c)为天线保护元件33与配线36不重叠的状态。在现有技术中，假定所有的天线保护元件为图5(c)的状态来进行验证。但实际上，在天线保护元件的上层配置有信号配线、电源配线等的情况很多，所以如果验证是在假定天线保护元件与配线为不重叠的状态下进行的，则实际制造时，天线保护元件的能力比验证时低，因而导致成品率降低。
另一方面，若假定所有的天线保护元件为与配线完全重叠的图5(a)的状态来进行验证，则在图5(b)、(c)的状态下，尽管天线保护元件32、33的能力足够高，但验证时还是被当作低能力的元件。所以，有可能使插入的天线保护元件超出实际需要，这成为必要的逻辑单元无法插入的主要原因。
因此，本实施方式在验证对栅极的天线损害的步骤中，考虑天线保护元件与其上层配线之间的重叠面积来假定天线保护元件的能力，而进行验证。该验证前，在配置包含栅极和天线保护元件的单元的上层，进行概略配线。另外，这里的概略配线可以是对通过天线保护元件上面的配线条数的估算。
如果到达天线保护元件的活性区域的光量减少，则天线保护元件的能力降低。但是，在现有的天线损害验证中，没有考虑光量与天线保护元件的关系，即使天线损害验证通过(pass)了，实际也会出现由天线损害导致次品的情况。因此，通过考虑天线保护元件与其上层配线之间的重叠面积来假定天线保护元件的能力，正确进行天线损害验证，可以消除制造时由天线损害导致的次品。
另外，也可以由天线损害验证结果算出天线保护元件上配线可以重叠的容许重叠面积，或者不能重叠的不可重叠面积。而且，还可以根据该容许重叠面积或者不可重叠面积，在天线保护元件上配置虚设图案。
图6所示为半导体装置的配线完成后的版图示例。图6中，天线保护元件60与配线65重叠1/2，天线保护元件61与配线63重叠1/4，天线保护元件62与配线64重叠1/10。若根据天线损害验证的结果得知天线保护元件60、61、62可以与配线重叠1/2，则天线保护元件60禁止配线的进一步重叠，在天线保护元件61的上层配线可以再重叠1/4，在天线保护元件62的上层配线可以再重叠4/10。由上述容许重叠面积的信息可知，在天线保护元件61、62之上可以配置虚设图案。据此，既可为回避天线错误而确保天线保护元件上的充分的空闲区域，又可以插入用于平坦化的虚设图案。
也就是说，在天线保护元件中，存在有天线裕度的元件和没有天线裕度的元件，在有天线裕度的天线保护元件上，可以配置配线图案，所以版图的自由度得到提高。这里，天线裕度是指，从紫外光照射到天线保护元件的活性区域时的导电量中减去回避天线错误需要的导电量的值。
下面利用图7及图8，说明通过改变天线保护元件上的虚设图案的配置规则而同时实现天线损害回避和确保平坦性的方法。图7中，70为天线保护元件，71为虚设图案，72为天线保护元件以外的单元。
如图7所示，一般情况下，虚设图案71被一律配置为具有由工艺条件决定的宽度和间隔。另外，在现有技术中，在天线保护元件70上不配置虚设图案71，而是形成空闲区域。所以，在多个天线保护元件70集中配置的区域中，空闲区域的面积变得明显，给平坦化带来恶劣影响。因此，在本实施方式中，算出可以与天线保护元件重叠的虚设图案的面积，按照该面积配置虚设图案。
图8所示为实施例。这里，假设天线保护元件81、82、83、84可与虚设图案重叠1/2，天线保护元件85、86可与虚设图案重叠1/10。在上述的容许重叠面积内，在天线保护元件81～86上配置虚设图案87、88、89。即，在包含天线保护元件81～86的多个单元的上层配置的虚设图案，其在天线保护元件81～86上的配置规则与在天线保护元件81～86以外的单元上的配置规则不同。另外，这里的配置规则是指虚设图案的长度、空间(space)、宽度等。
如果到达天线保护元件上的活性区域的光量减少，则该天线保护元件的能力降低。因此，根据与其他区域不同的配置规则对天线保护元件上的虚设图案进行配置，以尽可能地确保到达天线保护元件上的活性区域的光量。据此，能够既实现平坦化又确保到达天线保护元件上的活性区域的光量。
另外，通过以上处理无法达到面积率时，可以进行初次版图修改。据此，能够既回避天线损害，又最大限度地提高平坦化精度。
另外，也有在天线保护元件上配置电源配线、信号配线的情况。这种情况下，可以如下配置虚设图案。
图9所示为天线保护元件的上层配置有配线的半导体装置的版图的示意图。该图9中，(a)为平面图，(b)为(a)的线A-A中的断面图。图9中，配置有包含天线保护元件91、92、93的多个单元，在这些单元上层的金属配线层配置有配线。例如，天线保护元件91的上层设有电源配线94，天线保护元件92的上层设有信号配线95，而天线保护元件93的上层设有电源配线96及信号配线97。这里所说的电源配线也包含屏蔽(shield)配线，即为了消除对时钟的噪声(noise)影响而固定电位的配线。
图10所示为，在图9的版图中设有配线94～97的配线层的上层的金属配线层，一律配置了虚设图案101的情况。在图10的情况下，由于在天线保护元件的上层配置了虚设图案101，导致天线保护元件的能力降低。因此，如图11所示，将天线保护元件的上层配置的虚设图案101重新配置为与电源配线96及信号配线95、97重叠(虚设图案111)。据此，与图10相比，照到天线保护元件的紫外光增加，所以可以提高天线保护元件的能力。此时，较佳地，可以考虑面积率，对配置为与电源配线、信号配线重叠的虚设图案进行改变宽度、长度等的变形处理。
即，图11的布图结果是获得如下半导体装置在天线保护元件上，虚设图案111被配置为，与作为通过配线的电源配线96及信号配线95、97重叠。据此，由于到达天线保护元件的光量不减少，所以可以充分发挥其能力，同时还能够实现规定的面积率。另外，这里是在通过配线的上层配置虚设图案，但也可以在通过配线的下层配置。
另外，由虚设图案的配置结果算出配置虚设图案的配线层中的面积率，当该算出的面积率未达到规定值时，根据上述的容许重叠面积、不可重叠面积，可以在天线保护元件上配置虚设图案。
另外，对于信号配线95、97，将虚设图案与其重叠配置，则有可能产生时序(timing)违规。产生时序违规时，可以改变虚设图案的形状，或者删除虚设图案。
而且，如图9示出的天线保护元件93，存在电源配线96和信号配线97都通过其上的情况。这种情况下，为了降低由虚设图案配置产生的电容，优先从电源配线96开始重配置虚设图案，时序有富余的情况下，对信号配线97也可以重配置虚设图案。时序没有富余的情况下，在对平坦化不产生恶劣影响的范围内也可以删除虚设图案。例如，如图12所示，在配置虚设图案112为与信号配线97重叠时产生时序错误的情况下，可以删除该虚设图案112。
即，通过天线保护元件上面的通过配线包含电源配线与信号配线时，例如可以进行以下处理。首先，配置虚设图案为仅对电源配线重叠，由该配置结果算出配置虚设图案的配线层中的面积率。然后，当该算出的面积率未达到规定值时，判断在配置虚设图案为与信号配线重叠的情况下是否产生时序违规。然后，当判断为不产生时序违规时，可以配置虚设图案为与信号配线重叠。另一方面，当判断为产生时序违规时，可以配置虚设图案为不与信号配线重叠。
而且，在即使配置虚设图案为与信号配线重叠，面积率也未达到的情况下，可以考虑上述的容许重叠面积、不可重叠面积，在天线保护元件的活性区域上的其他配线区域配置虚设图案。即使这样也无法达到面积率的情况下，进行版图修改。通过这种处理，可以减少多余的设计修改。
(实施方式2)图13所示为一般的半导体装置的版图。图13中，配置有包含天线保护元件131的多个单元，在其上层，配置有电源配线132、134、135和信号配线133、136、137。如图13所示，一般来说，天线保护元件的上层存在电源配线、信号配线的情况很多。例如，在天线保护元件131的上层配置有电源配线134。所以，照到活性区域的紫外光的量减少，天线保护元件的能力降低。
因此，在实施方式1中，根据配线完成后的天线保护元件与其上的配线之间的重叠面积假定天线保护元件的能力，进行天线损害验证，以此来估计配线及虚设图案可配置的面积。
但是，有的版图在配线完成后的天线损害验证中会发生错误。例如，在配线拥塞的区域配置有天线保护元件时，照到天线保护元件的紫外光量显著减少，天线保护元件的能力降低，天线损害验证的结果发生错误。这种情况下，需要进一步添加天线保护元件，或者重新配线，所以需要花时间修改设计。
因此，如图14所示，本实施方式中，不是在电源配线132、134这样的超过规定宽度的配线之下，而是在信号配线133、137这样的宽度窄的配线之下配置天线保护元件143，使得照到天线保护元件的紫外光的量增加。例如，配置包含天线保护元件的多个单元，在多个单元的上层配置配线后，若天线保护元件之上有电源配线等超过规定宽度的配线通过时，将该天线保护元件的位置变更到超过规定宽度的配线不通过的位置。据此，可以回避照到天线保护元件的紫外光量显著减少的问题。
另外，如图15所示，不得不在天线保护元件150的上层配置作为通过配线的电源配线151这样的超过规定宽度的配线的情况下，在满足设计规则(design rule)的范围内，可以改变该配线的形状。例如，电压降(IR-Drop)量有富余的情况下，在天线保护元件的上层的电源配线151上空出缝(slit)153，或是将宽度变窄(154)。进一步有富余的情况下，删除天线保护元件上的电源配线(155)，使紫外光照到的天线保护元件的面积增加。其结果是，对天线损害的裕度提高，配线完成后的天线损害验证中发生错误的可能性降到极低。
即，可以令通过天线保护元件上面的通过配线具有如下形状其在天线保护元件上面的部分中的每单位长度的面积小于天线保护元件上面以外的部分。据此，既可以维持作为电源配线等的必需的配线图案，又可以使照到天线保护元件的紫外光增加。
另外，删除天线保护元件上的配线图案，有可能产生面积率无法达到的配线区域，这种情况下，通过按实施方式1说明的方法配置虚设图案，能够实现芯片内的平坦化。
图16所示为本实施方式的处理示例的流程图。首先，将天线保护元件配置于超过规定宽度的配线未配置的位置(S11)。然后，当天线保护元件上有电源配线时，在该电源配线上插入缝(S12)。电压降量有富余时(S13为Yes)，缩小电源配线的宽度(S14)。即使这样电压降量仍有富余时(S15为Yes)，切断电源配线(S16)。电压降量还有富余时(S17为Yes)，完成配线(S19)。另一方面，电压降量没有富余时(S13、S15、S17为No)，将配线恢复原状(S18)，完成配线(S19)。
(实施方式3)实施方式2通过对天线保护元件上的配线图案施加变形，如删除天线保护元件上的配线等，使照到天线保护元件的紫外光量增加。但是，对于天线保护元件上的信号配线，从时序、逻辑的观点来看，变形及切断极其困难。另外，在信号配线密集的区域配置天线保护元件时，照到天线保护元件的紫外光的面积减少，天线保护元件的能力降低。
本实施方式的特征在于，通过预先限制通过天线保护元件上面的配线量，来确保照到天线保护元件的紫外光。
图17所示为半导体集成装置的版图。图17示出了在与图3相同的版图上设定的假想的窗171。一般在进行自动布图时，在半导体集成电路上设定假想的多个规定尺寸的窗，分别为各窗分配表示可通过的配线条数的配线使用率，进行配线设计。据此，通过在可能会发生配线拥塞的区域预先降低配线使用率，可以缓和配线拥塞。
在本实施方式中，对于包含天线保护元件的窗，设定其配线使用率低于不包含天线保护元件的其他的窗。
图18所示为，对配置了包含天线保护元件的多个单元的逻辑(logic)区域设定的窗的模式图。图18中，172为包含天线保护元件的窗，173为不包含天线保护元件的窗。现在，分配给窗172的配线使用率为10％，分配给窗173的配线使用率为80％。配线使用率100％时，可通过窗的配线条数设为10条的情况下，若在该设定下实施自动布图，则在窗172最多安设1条配线，在窗173最多安设8条配线。其结果如图19所示，在窗172即天线保护元件的上层，稀疏地安设配线191，紫外光照到天线保护元件，可以保持其能力。
另外，这里虽然将窗172的配线使用率分配为10％，但该值可以根据实力值和窗172包含的天线保护元件的活性区域的面积来确定，该实力值基于天线保护元件活性区域上的配线的重叠面积，由工艺所决定。按照配线的估计精度可以想到很多确定配线使用率的方法。例如，从工艺的特征来看天线损害的标准非常严格，想要一律提高天线保护元件的实力时，将窗172的配线使用率设定为低。想要进一步提高精度时，可以根据窗172内包含的天线保护元件的活性区域的面积，确定配线使用率。想要更进一步提高精度时，可以根据窗172内包含的天线保护元件的活性区域的面积和连接于天线保护元件的栅极的天线损害裕度，算出配线使用率。
另外，如图17所示，天线保护元件分散配置时，若将天线保护元件上层的配线使用率设定为低，则芯片内的任何位置都有配线的限制，很难100％完成配线。因此，如图20所示，集中配置天线保护元件201，通过仅降低该区域的配线层的配线使用率，可以提高配线效率。
通过这样预先降低天线保护元件的上层的配线使用率，可以充分确保照到天线保护元件的紫外光的量，并能够在配线完成后的天线损害验证中回避错误。
但是，在集中天线保护元件时，要集中由工艺决定的距离范围内的保护元件。例如，在芯片的左上和右下存在天线保护元件时，若将右下的天线保护元件集中于左上，为了回避芯片的右下部分发生的天线错误，必须将栅极连接到在左上重配置的天线保护元件。这种情况下，配线变长，效率变得非常差。因而，优选地，仅集中由工艺决定的规定距离范围内的天线保护元件。
即，例如，可以先临时配置包含天线保护元件的多个单元，将该配置下位于规定范围内的天线保护元件集中并重新配置。据此，不会导致配线效率的恶化，可以确保到达天线保护元件的光量。
另外，代替对位于规定范围内的天线保护元件的集中重新配置，也可以预先对天线保护元件进行分组(grouping)，对每组(group)天线保护元件进行配置。据此，不需要由重配置导致的版图变更，就可以实现配线的效率化。
而且，本实施方式中，在可配线的范围内，设定天线保护元件的活性区域上的配线间隔大于由工艺决定的最小间隔。图21所示为互相邻接配置的天线保护元件的示意图。图21中，在估计阶段，设定天线保护元件211、212上的配线量为2条。这种情况下，实际实施配线时，如图22(a)所示，有可能仅在天线保护元件211侧安设2条配线221。此时，天线保护元件211的能力降低。
因此，设定通过天线保护元件上面的配线之间的间隔大于由工艺决定的最小间隔。据此，通过天线保护元件上面的配线的间隔变大，例如，如图22(b)所示，在天线保护元件211、212各配置有1条作为通过配线的配线222。据此，可以防止天线保护元件的能力降到极端。这种情况下，所制造的半导体装置中，通过天线保护元件上面的多条通过配线被配置为其间隔比其他配线的最小间隔大。
图23所示为本实施方式的处理示例的流程图。首先，集中配置天线保护元件(S21)。然后，降低天线保护元件上的配线使用率(S22)。之后，进行概略配线(S23)，使天线保护元件上的配线的间隔大于工艺的最小规则(S24)。
(实施方式4)图24所示为半导体集成电路的版图。该图24中，(a)为平面图，(b)为(a)的线A-A中的断面图。一般进行自动配线时，在各配线层设定优先配线方向，提高配线的配线效率。例如，4层设计的情况下，如图24所示，金属配线层M1中的配线241为横方向时，金属配线层M2中的配线242为纵方向，金属配线层M3中的配线243为横方向，金属配线层M4中的配线244为纵方向。如此设定配线的优先方向时，配线的效率提高了，如可以顺畅(smooth)地进行配线的转换等，但另一方面，与天线保护元件245重叠的配线的面积反而增加了。
因此，本实施方式中，将各天线保护元件上的各配线层中的配线的优先方向固定于一个方向。
图25所示为将天线保护元件上的配线的优先方向固定于纵方向时的模式图。该图25中，(a)为平面图，(b)为(a)的线A-A中的断面图。图25中，在包含天线保护元件245的多个单元的上层配置有配线，天线保护元件245上，配线的方向被固定于纵方向。据此，可以确保照到天线保护元件的光量，保持天线保护元件的能力，而与天线保护元件重叠的配线的面积并不会徒然地增加。另外，根据各天线保护元件上的配线拥塞状况，优先方向的方向可以为纵，也可以为横。
另外，各配线层中配线的优先方向不同时，配线被配置为十字交叉(cross)。此时，天线保护元件上的配线有可能被配置为“田”字形。另一方面，各配线层中配线的优先方向被固定于一个方向时，天线保护元件上的配线被配置为“川”字形。所以，相比配线被配置为“田”字形时，紫外光的光量增加，因而可以提高天线保护元件的能力，更易于回避天线错误。
(实施方式5)实施方式3及4中，通过在估计阶段减少天线保护元件上可配线的配线的量，以及，控制配线的方向，可以减少天线保护元件与其上层配线之间的重叠面积。但是，实际进行配线时，由于设计规则的制约等经常出现配线超过估计地通过天线保护元件上面的情况。
图26所示为某半导体版图261在估计阶段预定通过的配线，图27所示为对与图26相同的半导体版图261实际进行配线的结果。图27的配线263相比图26的配线262，通过天线保护元件上面的配线增加了。这种情况下，虽然在估计阶段可以回避天线错误，但是最终还是有可能发生天线错误。
本实施方式中，如实施方式1所述，根据由天线损害验证结果算出的容许重叠面积或者不可重叠面积，在天线保护元件上的各配线层形成配线禁止区域，并进行配线。
图28所示为通过天线保护元件上面的配线的模式图。天线保护元件2801具有活性区域2803、2804，配线2807、2808通过其上。天线保护元件2802具有活性区域2805、2806，配线2809、2810通过其上。配线2812为与第1栅极(无图示)连接的配线，与活性区域2803、2804连接。配线2813为与第2栅极(无图示)连接的配线，与活性区域2805、2806连接。
这里假定，配线2807、2808通过天线保护元件2801上面，导致第1栅极发生天线损害错误，配线2809、2810通过天线保护元件2802上面，导致第2栅极发生天线损害错误。
因此，对于天线保护元件2801、2802算出容许重叠面积或者不可重叠面积，根据该结果，如图29所示，在天线保护元件2801、2802之上形成配线禁止区域2901，在保证不在该配线禁止区域配线的同时，进行配线。实际进行配线时，由于形成了配线禁止区域2901，所以将配线2807、2808、2810绕开活性区域进行配线。据此，照到天线保护元件2801、2802的紫外光增加，因而可以回避天线损害。
(实施方式6)图30所示为半导体装置的版图。如图30所示，有的版图不得不在天线保护元件3000的上层配置电源配线3001、信号配线3002。
本实施方式中，当天线保护元件上存在通过配线时，根据该天线保护元件与通过配线之间的重叠面积，变更天线保护元件的内部构成。
例如，如图31所示，令天线保护元件3100的构成为仅在p阱区3104具有活性区域3103。图31中，3101为第1金属配线层中的接地(VSS)配线，3102为第1金属配线层中的电源(VDD)配线，3105为n阱区，3106为接触孔，3107为第1金属配线层中的配线，3108为通孔(via)，3109为第2金属配线层中的配线。天线保护元件3100通过配线3109与栅极连接。图31的天线保护元件3100，在p阱与n阱中活性区域的图案数不同。
这里，当天线保护元件上配置了如电源配线的宽度宽的配线时，照到天线保护元件的紫外光的量当然减少。因此，如图32所示，更换为在n阱区也具有活性区域3202的能力高的天线保护元件3200。据此，即使配置作为宽度宽的通过配线的电源配线3201，也可以回避天线损害。
另外，当天线保护元件上配置了如信号配线的宽度窄的配线时，相比配置电源配线的情况，照到天线保护元件的紫外光的量增加。因此，若可以回避天线损害，如图33所示，可以更换为天线保护元件3300。该天线保护元件3300在n阱区及p阱区的空地，配置了用于调整面积率的多晶硅3303、活性区域3302等衬底层的虚设图案。3301为作为通过配线的信号配线。此时，虚设图案的量可以根据面积率进行改变。图33的天线保护元件3300，在p阱与n阱中活性区域的图案数不同。
而且，衬底层的面积率有富余时，如图34所示，可以更换为天线保护元件3400。该天线保护元件3400在n阱区及p阱区的空地构成了电容图案3401。
据此，可以在回避天线损害的同时，进行衬底层的面积率调整和噪声吸收用的去耦(decoupling)电容图案的配置。而且，也可以按照芯片内的天线保护元件的能力的不同，改变天线保护元件的构成单元。
另外，本实施方式中，当配置包含天线保护元件的多个单元的结果中，连接于共同的栅极的多个天线保护元件被邻接配置时，将该多个天线保护元件置换为一个天线保护元件。
天线保护元件的配置，通常是准备好数种不同大小的天线保护元件，从大的天线保护元件开始插入，使得可以配置更多的具有大的扩散区域的天线保护元件。所以，如图35所示，有的版图会在大的天线保护元件3500的旁边配置其他小的天线保护元件3501。而且，令天线保护元件3500、3501连接共同的栅极。
这种情况下，如图36所示，优选地，将天线保护元件3500、3501置换为一个天线保护元件3502。即，利用后处理填充相邻的天线保护元件3500、3501的活性区域的间隔，从而将其置换为能力更高的天线保护元件3502。
或者，可以在p阱及n阱之中的至少任意一方，连接相邻的天线保护元件3500、3501的活性区域。
一般地，在使用标准单元的设计手法中，为了不产生设计规则违规，在各单元的两端设置规定的空间(由设计规则决定的配线间隔)。这种设计，涉及到天线保护元件也同样。但是，多个天线保护元件被邻接设置且连接于共同的栅极时，用活性区域填充位于该多个天线保护元件之间的规定的空间，可以提高天线保护能力。
另外，本实施方式中，当配置包含天线保护元件的多个单元的结果中，存在与天线保护元件邻接的空闲区域时，将该天线保护元件置换为具有填充空闲区域的面积的天线保护元件。
如图37所示，有的版图会存在与天线保护元件3701邻接的空闲区域3702。这是由于从大的天线保护元件开始顺序插入的结果，造成残留了天线保护元件无法插入的小的空地。现有技术是在这样的空闲区域插入衬底接触孔。本实施方式中，为了提高对天线损害的裕度，自动制作具有填充空闲区域3702的面积的天线保护元件3703，置换天线保护元件3701。据此，可以提高对天线损害的裕度，可以确实地回避天线损害。
另外，如图38所示，天线保护元件3801、3802被并排配置。图38(b)中，3803、3804为天线保护元件3801的p阱侧活性区域及n阱侧活性区域，3805、3806为天线保护元件3802的p阱侧活性区域及n阱侧活性区域。令天线保护元件3801与栅极3807连接，天线保护元件3802与栅极3808连接。假设栅极3807的天线裕度高，栅极3808的天线裕度低，天线保护元件3802的n阱侧活性区域3806的上层存在配线3809。n阱侧活性区域3806由于在其上层存在配线3809，所以相比p阱侧实力降低，这成为栅极3808的天线裕度降低的主要原因。因此，为了提高栅极3808的天线裕度，如图38(c)所示，将天线保护元件3801的p阱侧活性区域3803与栅极3807断开，而连接到天线保护元件3802的p阱侧活性区域3805。另外，作为替代，也可以将天线保护元件3801的n阱侧活性区域3804与栅极3807断开，而连接到天线保护元件3802的p阱侧活性区域3805。
另外，如图39所示，天线保护元件3901、3903被并排配置。令天线保护元件3901与栅极3902连接，天线保护元件3903与栅极3904连接。假设天线损害验证的结果为，栅极3902有对天线损害的裕度，栅极3904发生天线错误。这种情况下，例如，将天线保护元件3901的p阱侧的活性区域3905与天线保护元件3903的p阱侧的活性区域3906相连，作成大的活性区域3907。据此，可以提高天线保护元件3903的能力。
另外，当然也可以考虑相反的情况。如图40所示，单元配置的结果是天线保护元件4001被配置。而且，令天线保护元件4001的活性区域4008通过配线4004与栅极4002连接，栅极4003未与天线保护元件连接。假设天线损害验证的结果为，栅极4002有裕度，栅极4003产生天线损害错误。
此时，将有天线裕度的栅极4002连接的天线保护元件4001的活性区域4008，分割为活性区域4005、4006。而后，将分割出的活性区域4006通过配线4007与产生天线错误的栅极4003重连接。据此，无需添加新的天线保护元件，就可以回避栅极4003的天线损害错误。
另外，图41所示为并排配置的天线保护元件的示意图。图41中，天线保护元件4101具有n阱侧活性区域4103、p阱侧活性区域4104，天线保护元件4102具有n阱侧活性区域4105、p阱侧活性区域4106。活性区域4103、4104、4106同样都与第1栅极连接，活性区域4105则连接于不同的第2栅极。
假设第2栅极具有天线裕度，第1栅极出现天线损害错误。此时，为了回避天线损害错误，如图42所示，在满足设计规则的范围内缩小天线保护元件4102的n阱，相应扩大p阱，获得大的p阱侧活性区域。而且，将其与天线保护元件4101的p阱侧活性区域连接，作成更大的活性区域4201。据此，可以回避第1栅极的天线损害错误。图43所示为这里说明的版图转换的示意图，4202为第1栅极，4203为第2栅极。
图42中，天线保护元件4101与天线保护元件4102中，p阱与n阱的面积比互不相同。若可以使p阱与n阱的面积比不同的天线保护元件并存，则可以对产生天线损害错误的栅极提供实力适当的天线保护元件。因而，可以用所需最小限度的天线保护元件应对天线损害，且可以有效利用LSI内的空间。
无论进行了本实施方式中示出的任何措施，当仍然发生天线损害验证的结果错误时，都可以重新进行版图修改。
(实施方式7)图44所示为本发明的实施方式7的版图设计方法的流程图。图44中，S120为单元配置步骤，S121为天线损害验证步骤，S122为天线损害缓和步骤，S123为天线保护元件连接切断步骤，S124为保护元件重连接搜索步骤，S125为保护元件重连接步骤，S126为所有保护元件的重连接判断步骤。
首先，在单元配置步骤S120中，配置栅极和多个单元，该多个单元包含与栅极连接的天线保护元件。然后，在天线损害验证步骤S121中，在单元配置步骤S120的配置结果下，进行天线损害的验证。接着，以天线损害验证的结果为根据，实施天线损害缓和步骤S122。这里，天线损害缓和包括天线保护元件与配线之间的重叠面积的削减，天线保护元件的联结、分割等实施方式1～6所述的任何改善步骤。
接着，实施天线错误缓和后，在天线保护元件连接切断步骤S123中，切断所有的栅极与天线保护元件之间的连接。
通过步骤S124、S125及S126，进行栅极与天线保护元件之间的重连接。在保护元件重连接搜索步骤S124中，首先，确定栅极配置区域的中心地点；然后选择1个离中心地点最近，需要缓和天线损害的栅极；然后，搜索离选择的栅极最近处配置的天线保护元件。在保护元件重连接步骤S125中，将搜索出的天线保护元件与选择的栅极连接。
接着，在所有保护元件的重连接判断S126中，判断对需要缓和天线损害的栅极是否已完成天线保护元件的连接。未完成时，返回步骤S124，选择其次接近中心地点的栅极，进行同样的处理。即，重复执行以下处理，直至完成对所有需要缓和天线损害的栅极进行天线保护元件的重连接按照离中心地点最近的顺序选择栅极，将选择的栅极与配置于其最近处的天线保护元件连接。
通过这样的处理，即使在诸如需要缓和天线损害的栅极的邻近未配置天线保护元件，且，LSI周边部分等存在未连接的天线保护元件时，也无需长距离配线，就可以重连接栅极与天线保护元件。
上面说明的重连接处理，在例如配线后，天线保护元件上存在超过规定比例的通过配线时，也可以利用。
图45(a)所示为配置了包含天线保护元件360的多个单元的版图，图45(b)所示为配线完成后的版图。如图45(b)所示，已充分考虑到，为了完成配线，有的版图在天线保护元件360的上层会发生局部的配线拥塞。天线保护元件上存在超过规定比例的通过配线时，作为天线保护元件的能力是不充分的。
因此，当配线配置的结果中，有通过配线超过规定存在比例的天线保护元件360时，暂时切断栅极与天线保护元件之间的连接。然后，将天线保护元件360置换为电容单元、缓冲单元(buffer)等即使上层存在配线也不影响特性的、天线保护元件以外的单元361。而后，进行栅极与天线保护元件之间的重连接。通过这种处理，可以在回避天线损害的同时，进行有效的单元配置。
(实施方式8)图46所示为配置单元及配线后的版图中，天线保护元件与栅极的配置位置的模式图。图46中，411为芯片410的中心附近配置的天线保护元件，412为芯片410的外围部分配置的天线保护元件，413为具有引起天线损害的栅极的逻辑单元，414为连接逻辑单元413的栅极与天线保护元件411的配线。
这里，假设天线保护元件411的上层配置有多条配线，天线保护元件411的能力大幅降低。另外，假设在具有需要缓和天线损害的栅极的逻辑单元413的邻近，不存在其他的天线保护元件。
因此，如图47所示，对于具有栅极的逻辑单元413，切断其与天线保护元件411之间的连接，令其通过配线421与芯片外围部分配置的天线保护元件412重连接。此时，由于具有栅极的逻辑单元413与天线保护元件412的距离过远，连接需要的配线421的配线长度大幅增长。所以，由该配线421引起等离子损害的增加、配线拥塞，实际上，有可能无法与天线保护元件412连接。
因此，本实施方式中，在作为第1天线保护元件的天线保护元件411存在超过由工艺决定的规定比例的通过配线时，如图48所示，在版图完成后的空地中，在逻辑单元413的栅极的规定距离范围内，追加配置作为第2天线保护元件的天线保护元件431。配置完成后，对于逻辑单元413的栅极，切断其与天线保护元件411之间的连接，与天线保护元件431重连接。据此，可以解决由活性区域上形成的多条配线带来的天线保护元件411的能力降低的问题。
进一步地，与图45的情况相同，将天线保护元件411置换为电容单元、缓冲单元等即使上层存在配线也不影响特性的、天线保护元件以外的单元。据此，可以在回避天线损害的同时，进行有效的元件配置。
(实施方式9)如实施方式8所示，对于需要缓和天线损害的栅极，通过在空闲区域配置并连接天线保护元件，可以回避天线错误。但是，由于该处理要添加新的配线图案，而配线图案的电阻、电容值的变化，会导致有可能发生新的时序错误。
本实施方式示出了回避该时序错误的方法。即，在本实施方式中，当连接天线保护元件与栅极的配线具有由工艺决定的、发生天线损害可能性高的、超过规定长度的配线长度时，配置延伸到空闲区域的分支配线与该配线连接，该空闲区域存在于由工艺决定的、不给时序验证带来显著恶劣影响的距离内。
图49所示为配置单元及配线后的版图中，天线保护元件与栅极的配置的示意图。图49中，491、492为天线保护元件，天线保护元件491的活性区域493通过配线495与栅极498连接。天线保护元件492的活性区域494通过配线496与栅极499连接。另外，497为空闲区域。
假设天线损害验证的结果为，栅极498产生天线错误。现有的手法如图50所示，将空闲区域497置换为天线保护元件501，使用分支配线502将配线495与天线保护元件501连接。此时，分支配线502有可能成为长配线。另外，当配线495的时序没有富余，不允许丝毫的电容变动时，有可能由于连接分支配线502而产生时序错误。
因此，本实施方式中，如图51所示，对于具有发生天线损害错误的概率高的、由工艺条件决定的、超过规定长度的配线长度的配线495，配置分支配线513、514，该分支配线513、514延伸到由工艺决定的规定距离以内存在的空闲区域511、512。然后，在配置了分支配线513、514的状态下进行时序验证。据此，即使在产生天线损害错误时将空闲区域511、512置换为天线保护元件，由于没有添加配线图案，所以也不会大幅改变时序验证结果。
另外，优选地，为了置换空闲区域，预先准备具有连接销(pin)的天线保护元件，配置分支配线，使其在该天线保护元件与空闲区域置换时通过连接销的位置。
即，如图52所示，例如，预先准备天线保护元件522，该天线保护元件522在左上、左下、右上、右下的四角具有与活性区域相连的连接销523a、523b、523c、523d。另外，分支配线524a、524b、524c、524d配置为分别向空闲区域521的左上、左下、右上、右下的四角延伸。产生天线损害错误时，将空闲区域521置换为天线保护元件522。此时，分支配线524a、524b、524c、524d已被配置为通过连接销523a、523b、523c、523d的位置，所以如图53所示，无需变更配线，就可以连接天线保护元件522与分支配线524a、524b、524c、524d。
通过这种手法，在与置换了空闲区域的天线保护元件连接时，可以将配线图案的增加量减少到极限，所以不会因进行天线损害回避而发生时序错误，可以不需要修改设计。
图54所示为将上述各实施方式的手法组合使用的版图设计方法的示例流程图。图54中，步骤S301、S302对应实施方式3，步骤S303对应实施方式4，步骤S304对应实施方式2。另外，步骤S306对应实施方式1，步骤S307、S311对应实施方式6、7、8，步骤S315、S316、S318、S319对应实施方式1。
在图54中，为使紫外光充分照到天线保护元件的活性区域，在预先集中配置天线保护元件(S301)的基础上，降低天线保护元件上的配线使用率(S302)。另外，同时，将天线保护元件上的优先配线方向设定为一个方向(例如纵方向)(S303)。
接着，实际进行配线(S304)。配线完成后，则在IR-Drop允许的范围内，进行电源配线的切断、插入缝等电源配线的加工(S304)。配线的加工完成后，则实施天线损害验证(S305)，如果在该阶段产生天线错误，则进行保护元件的内部构成的变更、与周边的保护元件的结合、与外围部分的保护元件的重连接等，试图回避天线损害错误(S307)。使用任何手段都不能解决天线损害错误时(S308为Yes)，则在此阶段进行版图修改(S309)。
另一方面，未产生天线错误时，算出天线保护元件上可配置的虚设图案的量(S306)。然后，根据算出的虚设图案的量，实施面积率验证(S310)。面积率验证的结果，判断为面积率未达到时，进行保护元件的内部构成的变更等与步骤S307同样的操作，增加面积率未达到区域的天线保护元件上可配置的虚设图案的量(S311、S312)。即使使用任何手段，也无法使虚设图案的量增加到满足面积率时(S313为No)，由于面积率未达到，所以进行版图修改(S314)。
如果面积率可以达到(S310、S313为Yes)，接着，进行天线保护元件上的电源配线及信号配线的搜索(S315)，仅在电源配线的上下配置虚设图案(S316)，可以确保照到天线保护元件的紫外光的量。虚设图案的配置完成后，则实施面积率验证(S317)，确认面积率是否可以达到。面积率可以达到时，因为面积率验证与天线损害验证都已经完成(clear)，所以就此完成版图。
即使在电源配线的上下配置虚设图案，面积率也未达到时(S317为No)，搜索在信号配线的上下配置虚设图案是否能满足时序(S318)。如果时序无法达到(S318为No)，则在与天线保护元件的活性区域重叠的部分配置虚设图案(S321)，以达到面积率，完成版图。此时所配置的虚设图案，已经基于天线损害验证被判断为可配置，所以即使再次实施天线损害验证也不会导致天线错误。
另一方面，时序可以达到的情况下(S318为Yes)，在时序能够达到的范围内，在信号配线的上下配置虚设图案(S319)，再次实施面积率验证(S320)。这里，如果面积率可以达到，则完成版图。面积率未达到时，在与天线保护元件的活性区域重叠的部分配置虚设图案(S321)，以达到面积率，完成版图。版图完成后，将天线损害有富余的天线保护元件变更为电容单元等，通过增加耐噪声性，完成更高品质的版图。
通过以上流程，可以回避天线损害错误，且达到面积率。另外，图54的流程是一个例子，省略其中一部分或者更换顺序都是可以的。
利用本发明可以很容易地获得一种半导体装置，在回避天线损害，且保持配线效率的同时，达到芯片内的平坦化，所以，对例如微细工艺中的短TAT(Turn Around Time)且高品质的芯片设计有用。
权利要求
1.一种半导体装置，其特征在于，该装置包括栅极；天线保护元件，与所述栅极连接；第1配线，与所述栅极连接；第2配线，不与所述栅极连接，设置于所述第1配线的上层；其中，在构成所述第1配线的配线层中，各配线被设置为不覆盖所述天线保护元件的活性区域上方；所述第2配线被设置为至少部分覆盖所述天线保护元件的活性区域上方。
2.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；虚设图案，配置于所述多个单元的上层；其中，所述虚设图案，在所述天线保护元件上的配置规则与在所述天线保护元件以外的单元上的配置规则不同。
3.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面；虚设图案，配置于所述通过配线的上层或者下层；其中，所述虚设图案被配置为，在所述天线保护元件上与所述通过配线重叠。
4.根据权利要求3所述的半导体装置，其特征在于，所述配线为电源配线或者信号配线。
5.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面；其中，所述通过配线具有的形状为，在所述天线保护元件上面的部分中的每单位长度的面积小于所述天线保护元件上面以外的部分。
6.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；多条通过配线，配置于所述多个单元的上层，通过所述天线保护元件上面；其中，所述多条通过配线被配置为其间隔比其他配线的最小间隔大。
7.一种半导体装置，其特征在于，该装置包括多个单元，其中包含天线保护元件；配线，配置于所述多个单元的上层；其中，在所述天线保护元件上，配线的方向被固定为纵或者横之中的一个方向。
8.一种半导体装置，其特征在于，该装置包括栅极；天线保护元件，与所述栅极连接；其中，所述天线保护元件，在p阱与n阱中活性区域的图案数不同。
9.一种半导体装置，其特征在于，该装置包括多个单元，其中包含多个天线保护元件；所述多个天线保护元件之中至少2个以上，p阱与n阱的面积比互不相同。
10.一种半导体装置，其特征在于，该装置包括栅极；天线保护元件；配线，用于连接所述栅极与所述天线保护元件；其中，所述配线与延伸到空闲区域的分支配线连接。
11.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置栅极和天线保护元件；第1配线步骤，配置与所述栅极连接的第1配线，同时，连接所述栅极与所述天线保护元件，且，在构成所述第1配线的配线层中，配置其他配线，使其不覆盖所述天线保护元件的活性区域上方；第2配线步骤，在比构成所述第1配线的配线层更上层的配线层中配置配线，容许其覆盖所述天线保护元件的活性区域上方。
12.一种半导体装置的版图设计方法，所述半导体装置具有栅极及与所述栅极连接的天线保护元件，其特征在于，该方法包括以下步骤在配置包含所述栅极及天线保护元件的单元的上层进行概略配线；验证对所述栅极的天线损害；在所述验证步骤中，考虑所述天线保护元件与其上层配线之间的重叠面积，假定所述天线保护元件的能力，进行验证。
13.根据权利要求12所述的半导体装置的版图设计方法，其特征在于，该方法包括以下步骤由所述验证步骤的验证结果，算出在所述天线保护元件上配线可以重叠的容许重叠面积，或者不能重叠的不可重叠面积。
14.根据权利要求13所述的半导体装置的版图设计方法，其特征在于，根据所述容许重叠面积或者不可重叠面积，在所述天线保护元件上配置虚设图案。
15.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线；在所述配线的上层或者下层配置虚设图案；在所述虚设图案配置步骤中，当存在通过所述天线保护元件上面的通过配线时，在所述天线保护元件上，配置虚设图案，使其与所述通过配线重叠。
16.根据权利要求15所述的半导体装置的版图设计方法，其特征在于，该方法包括以下步骤由所述虚设图案配置步骤的配置结果，算出配置有虚设图案的配线层中的面积率；所述算出步骤中算出的面积率未达到规定值时，根据配线可以重叠的容许重叠面积，或者不能重叠的不可重叠面积，在所述天线保护元件上追加配置虚设图案。
17.根据权利要求15所述的半导体装置的版图设计方法，其特征在于，所述通过配线为电源配线或者信号配线。
18.根据权利要求15所述的半导体装置的版图设计方法，其特征在于，在所述虚设图案配置步骤中，当所述通过配线包含电源配线及信号配线时，配置虚设图案，使其仅对所述电源配线重叠；由所述虚设图案配置步骤的配置结果，算出配置虚设图案的配线层的面积率；所述算出步骤中算出的面积率未达到规定值时，判断将虚设图案配置为与所述信号配线重叠时，是否产生时序违规；在所述判断步骤中判断为不产生时序违规时，配置虚设图案，使其与所述信号配线重叠。
19.根据权利要求18所述的半导体装置的版图设计方法，其特征在于，在所述判断步骤中判断为产生时序违规时，配置虚设图案，使其不与所述信号配线重叠。
20.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线；其中，当超过规定宽度的配线通过所述天线保护元件之上时，将所述天线保护元件的位置变更为所述超过规定宽度的配线不通过的位置。
21.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线；在所述配线配置步骤中，对于所述多个单元，设定假想的多个规定尺寸的窗；分别为所述各窗分配表示可通过的配线条数的配线使用率；配置配线，使其不超过所述各窗中分配的配线使用率；其中，对于包含天线保护元件的窗，设定其配线使用率低于不包含天线保护元件的窗。
22.根据权利要求21所述的半导体装置的版图设计方法，其特征在于，在所述单元配置步骤中，临时配置所述多个单元，将该配置下位于规定范围内的天线保护元件集中并重新配置。
23.根据权利要求21所述的半导体装置的版图设计方法，其特征在于，在所述单元配置步骤中，预先对天线保护元件进行分组，对每组天线保护元件进行配置。
24.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线；在所述配线配置步骤中，设定通过天线保护元件上面的配线之间的间隔大于由工艺决定的最小间隔。
25.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含与栅极连接的天线保护元件的多个单元；在所述单元配置步骤的配置结果下，验证对所述栅极的天线损害；由所述验证步骤的验证结果，算出在所述天线保护元件上配线可以重叠的容许重叠面积，或者不能重叠的不可重叠面积；根据所述容许重叠面积或者不可重叠面积，在所述天线保护元件上设定配线禁止区域，在保证不在所述配线禁止区域配线的同时，对配线进行配置。
26.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；在所述多个单元的上层配置配线；其中，当所述天线保护元件上存在通过配线时，根据所述天线保护元件与所述通过配线之间的重叠面积，变更所述天线保护元件的内部构成。
27.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；当所述单元配置步骤的配置结果中，与共同的栅极连接的多个天线保护元件被邻接配置时，将该多个天线保护元件置换为一个天线保护元件。
28.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；当所述单元配置步骤的配置结果中，与共同的栅极连接的多个天线保护元件被邻接配置时，在p阱及n阱之中的至少任何一方，连接该多个天线保护元件的活性区域。
29.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含天线保护元件的多个单元；当所述单元配置步骤的配置结果中，存在与天线保护元件邻接的空闲区域时，将该天线保护元件置换为具有填充所述空闲区域的面积的天线保护元件。
30.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含与栅极连接的天线保护元件的多个单元；在所述单元配置步骤的配置结果下，验证对所述栅极的天线损害；当存在互相邻接且与不同栅极连接的多个天线保护元件时，根据分别连接于所述多个天线保护元件的栅极的天线损害的裕度，修改所述多个天线保护元件中的活性区域的连接关系。
31.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置包含与栅极连接的天线保护元件的多个单元；在所述单元配置步骤的配置结果下，验证对所述栅极的天线损害；当存在与具有天线损害裕度的栅极连接的天线保护元件时，分割该天线保护元件的活性区域，将分割出的任意一个活性区域与其他栅极连接。
32.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置多个单元，该多个单元包含栅极及与所述栅极连接的天线保护元件；在所述单元配置步骤的配置结果下，切断栅极与天线保护元件之间的连接；进行栅极与天线保护元件之间的重连接；在所述重连接步骤中，确定栅极的配置区域的中心地点；重复执行以下处理按照离所述中心地点最近的顺序选择栅极，将选择的栅极与配置于其最近处的天线保护元件连接。
33.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置多个单元，该多个单元包含栅极及与所述栅极连接的天线保护元件；在所述多个单元的上层配置配线；所述配线配置的结果，有通过配线超过规定存在比例的天线保护元件时，在所述单元配置步骤的配置结果下，切断栅极与天线保护元件之间的连接；将通过配线超过规定存在比例的所述天线保护元件置换为天线保护元件以外的单元，并进行栅极与天线保护元件之间的重连接。
34.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置多个单元，该多个单元包含栅极及与所述栅极连接的天线保护元件；在所述多个单元的上层配置配线；所述配线配置的结果，有通过配线超过规定存在比例的第1天线保护元件时，在该第1天线保护元件连接的栅极的规定距离范围内，追加配置第2天线保护元件；对于所述栅极，切断其与所述第1天线保护元件之间的连接，与所述第2天线保护元件连接；将所述第1天线保护元件置换为天线保护元件以外的单元。
35.一种半导体装置的版图设计方法，其特征在于，该方法包括以下步骤配置多个单元，该多个单元包含栅极及与所述栅极连接的天线保护元件；在所述多个单元的上层配置配线；所述配线配置的结果，有配线长度超过规定长度的、连接天线保护元件与栅极的配线时，配置与该配线连接的、延伸到空闲区域的分支配线。
36.根据权利要求35所述的半导体装置的版图设计方法，其特征在于，预先准备用于与所述空闲区域置换的、具有连接销的天线保护元件；配置所述分支配线，使其在所述天线保护元件与所述空闲区域置换时通过所述连接销的位置。
全文摘要
本发明公开了一种具有天线保护元件的半导体装置，相比现有技术可以更适于设计制造。构成与栅极(10)连接的配线(11、12、13)的配线层(M1～M3)中，各配线被设置为不覆盖天线保护元件(17)的活性区域上方。另一方面，其上层的配线层(M4)中设置的配线(18)，被设置为至少部分覆盖天线保护元件(17)的活性区域上方。
文档编号H01L21/768GK101064302SQ200710102009
公开日2007年10月31日 申请日期2007年4月26日 优先权日2006年4月28日
发明者嶋田纯一, 木村文浩, 松村阳一, 大桥贵子, 岩内宣之, 藤野健哉, 荒木章之, 桥本幸治, 安井卓也, 田口浩文 申请人:松下电器产业株式会社