专利名称：半导体装置及其制造方法
技术领域：
本发明涉及到一种具有布线层及接触插塞的半导体装置及其制造方法。
背景技术：
在现有的半导体装置中，包括上层的二个布线层之间经由下层的布线层、及接触插塞连接的装置(例如参照专利文献1、2)。在专利文献1中，与接触插塞连接的下部电极130c经过开口127c，通过由多晶硅膜构成的布线123c、接触插塞130d，与布线133c电连接(参照图20)。在专利文献2中，布线206a通过接触插塞204a、由多晶硅构成的高电阻元件层211、接触插塞204b，而与布线206b电连接(参照图21)。
专利文献1特开2000-164812号公报专利文献2特开2003-243522号公报专利文献3特开平8-181205号公报专利文献4特开2002-353328号公报在专利文献1的布线结构中，由于需要下部电极130c、布线133c、接触插塞130d、布线123c，因此存在为了形成这些布线要素制造步骤数较多的问题。
并且，在连接二个接触插塞的下层布线上，如果使用专利文献1所示的由多晶硅膜构成的布线123c、专利文献2所示的由多晶硅构成的高电阻元件层211，则存在布线电阻变大的缺点。
发明内容
本发明的主要课题在于减少制造步骤数的同时使二个布线层之间电连接。
在本发明的第一视点下，在半导体装置中，其特征在于，在二个布线各自的下层部中，具有接触插塞，其形成为多珠串接形状至狭缝状，并且使上述二个布线电连接。
在本发明的第二视点下，在半导体装置中，其特征在于，具有在基板上形成SRAM单元的第一区域；针对预定的上述SRAM单元数设置的电源悬挂部；上述第一区域和上述电源悬挂部之间的第二区域；从上述第一区域连续到上述电源悬挂部的嵌入布线，上述第一区域和上述第二区域及上述电源悬挂部在上述基板上在水平方向上连续。
在本发明的第三视点下，其特征在于包括以下步骤向层间绝缘膜上涂敷保护层后，通过中间掩模进行曝光及显影，从而在上述保护层上形成多珠串接形状至狭缝状的图案部的步骤，上述中间掩模具有以比圆形的接触孔径小的间距宽度排列三个以上的接触图案；以上述保护层为掩模，至少在上述层间绝缘膜上形成多珠串接形状至狭缝状的开口部的步骤；在上述开口部上形成多珠串接形状至狭缝状的接触插塞的步骤；在含有上述接触插塞的上述层间绝缘膜上形成互相分离的二个布线的步骤。
根据本发明，为了电连接二个布线，在布线要素中形成二个布线及接触插塞这二个结构即可，和现有的制造方法相比，制造步骤减少，可实现从接触插塞上层开始的最佳的布线结构布局。并且，在形成连接到其他布线、元件的接触插塞的同时，形成多珠串接形状的接触插塞，因此和现有技术相比，具有可以低电阻电连接布线的优点。
图1(A)是示意地表示本发明的实施方式1的半导体装置的结构的局部剖视图，图1(B)是X-X’之间的剖视图。
图2是示意地表示本发明的实施方式1的半导体装置的制造方法的第一步骤的剖视图。
图3是示意地表示本发明的实施方式1的半导体装置的制造方法的第二步骤的剖视图。
图4是示意地表示本发明的实施方式1的半导体装置的制造方法的第三步骤的剖视图。
图5是示意地表示在本发明的实施方式1的半导体装置的制造方法中使用的中间掩模的结构的局部俯视图。
图6是示意地表示在本发明的实施方式1的半导体装置的制造方法中使用的用于形成多珠串接形状的开口部的保护层的结构的局部俯视图。
图7(A)是示意地表示本发明的实施方式2的半导体装置的结构的局部剖视图，图7(B)是X-X’之间的剖视图。
图8是示意地表示在本发明的实施方式2的半导体装置的制造方法中使用的用于形成狭缝状的开口部的保护层的结构的局部俯视图。
图9(A)是示意地表示本发明的实施方式3的半导体装置的结构的局部剖视图，图9(B)是X-X’之间的剖视图。
图10是示意地表示本发明的实施方式3的半导体装置的制造方法的第一步骤的剖视图。
图11是示意地表示本发明的实施方式3的半导体装置的制造方法的第二步骤的剖视图。
图12(A)是示意地表示本发明的实施方式4的半导体装置的结构的局部剖视图，图12(B)是X-X’之间的剖视图。
图13(A)是示意地表示本发明的实施方式5的半导体装置的结构的局部剖视图，图13(B)是X-X’之间的剖视图。
图14(A)是示意地表示本发明的实施方式6的半导体装置的结构的局部剖视图，图14(B)是X-X’之间的剖视图。
图15(A)是示意地表示本发明的实施方式7的半导体装置的结构的局部剖视图，图15(B)是X-X’之间的剖视图。
图16(A)是示意地表示本发明的实施方式8的半导体装置的结构的局部剖视图，图16(B)是X-X’之间的剖视图。
图17是示意地表示本发明的实施方式9的半导体装置的结构的局部俯视图。
图18是示意地表示本发明的实施方式9的半导体装置的结构的图17的Y-Y’之间的局部剖视图。
图19是本发明的实施方式9的半导体装置的一个单元的等效电路图。
图20是示意地表示现有例1的半导体装置的结构的局部剖视图。
图21是示意地表示现有例2的半导体装置的结构的局部剖视图。
图22是示意地表示现有例3的半导体装置的结构的局部剖视图。
图23是示意地表示现有例4的半导体装置的结构的局部剖视图。
附图标记1半导体基板(硅基板)2元件分离绝缘膜(氧化硅膜)3栅极绝缘膜(氧化硅膜)4a栅电极(多晶硅)4b布线(多晶硅)5侧壁绝缘膜(氧化硅膜)6源极/漏极区域(杂质扩散区域)7蚀刻阻止绝缘膜(氮化硅膜)8层间绝缘膜(氧化硅膜)8a、8b、8c、8d开口部9a、9b、9c、9d接触插塞(钨)10层间绝缘膜(硅绝缘膜)10a、10b、10c、10d开口部11A、11B、11C、11D布线12a、12b、12c、12d金属阻挡层(氮化钛)
13a、13b、13c、13d布线层(钨)14金属层(钨)15绝缘膜(氧化硅膜)16介电膜(氧化钽)17电极17a开口部18金属阻挡层(氮化钛)19金属层(钨)20中间掩模20a接触图案21保护层21a、21b、21c、21d图案部121硅基板122元件分离膜123a栅电极123b、123c布线124源极/漏极区域125绝缘膜127c、127d开口130a、130d接触插塞130c下部电极131通用电容绝缘膜133a、133c金属布线133b通用上部电极135、136双层结构布线137、138电容元件204a、204b接触插塞205层间绝缘膜206a、206b布线层207层间绝缘膜
208上层布线层210层间绝缘膜211高电阻元件层301硅基板302a、302b第一活性区域303a、303b硅化物层304栅电极305硅化物膜306侧壁氧化膜309第一层间氧化膜313第一接触孔315第一嵌入层316第二层间氧化膜401下层层间绝缘膜402下层金属层402a TiN层402b AlCu层402c TiN(上侧)/Ti(下侧)层403A电介质层404上层金属层404a AlCu层404b TiN(上侧)/Ti(下侧)层410a边壁411布线行411a通孔具体实施方式
(实施方式1)参照
本发明的实施方式1涉及的半导体装置。图1(A)是示意地表示本发明的实施方式1涉及的半导体装置的结构的局部剖视图，图1(B)是X-X’之间的剖视图。
该半导体装置，在布线11C和布线11D间的下层部上，形成呈多珠串接形状的接触插塞9c，用接触插塞9c电连接布线11C和布线11D。
半导体装置，在由硅基板等构成的半导体基板1上的元件形成区域中，在作为沟道的半导体基板1上，经过由氧化硅膜等构成的栅极绝缘膜3，形成由多晶硅等构成的栅电极4a，在栅电极4a的两侧形成边壁状的由氧化硅膜构成的侧壁绝缘膜5，在沟道两侧、在半导体基板1上形成导入了杂质的源极/漏极区域6。源极/漏极区域6的单侧，穿过在由氧化硅膜等构成的层间绝缘膜8上形成的开口部8a，经过由钨等构成的接触插塞9a与对应的布线11A(金属阻挡层12a、布线层13a)电连接。也可在源极/漏极区域6和接触插塞9a的接点处，将接触用的杂质(例如硼)导入到源极/漏极区域6。也可在接触插塞9a的下侧至侧壁，以预定的厚度形成氮化钛等阻挡金属膜(未图示)。
半导体装置，在和元件形成区域相邻的元件分离区域中，在半导体基板1上形成由氧化硅膜等构成的元件分离绝缘膜2。在元件分离绝缘膜2的预定位置上，形成由和栅电极4a相同材料(多晶硅等)构成的布线4b，在布线4b的两侧形成边壁状的由氧化硅膜等构成的侧壁绝缘膜5。在含有布线4b的元件分离绝缘膜2上，形成由氮化硅膜等构成的蚀刻阻止绝缘膜7。蚀刻阻止绝缘膜7相对于层间绝缘膜8成为蚀刻阻止层。布线4b，经过层间绝缘膜8及蚀刻阻止绝缘膜7上形成的开口部8b，通过由钨等构成的接触插塞9b，与对应的布线11B(金属阻挡层12b、布线层13b)电连接。也可在布线4b和接触插塞9b的接点处，预先将接触用的杂质(例如硼)导入到布线4b。也可在接触插塞9b的下侧至侧壁，以预定的厚度形成氮化钛等阻挡金属膜(未图示)。
半导体装置，在与元件分离区域中的布线4b、接触插塞9b、及布线11B不抵触的区域中，形成使布线11C(金属阻挡层12c、布线层13c)和布线11D(金属阻挡层12d、布线层13d)电连接的接触插塞9c。接触插塞9c由钨等构成，形成在元件分离绝缘膜2上的层间绝缘膜8上形成的开口部8c上。接触插塞9c和元件分离绝缘膜2之间可以不存在蚀刻阻止绝缘膜7。接触插塞9c相对于基板主表面从法线方向观察时的截面形状形成为将多个(3个以上)珠子连接的多珠串接形状(参照图1(B))。也可在接触插塞9c的下侧至侧壁，以预定厚度形成氮化钛等阻挡金属膜(未图示)。
布线11A～11D，在互相分离的同一层中、在形成于由氧化硅膜等构成的层间绝缘膜10上的开口部(未图示)上形成。布线11A的结构是，在源极/漏极区域6的单侧上的层间绝缘膜10的开口部中，通过由氮化钛等构成的金属阻挡层12a，嵌入由钨等构成的布线层13a，该布线11A经由接触插塞9a与源极/漏极区域6的单侧电连接。布线11B的结构是，在布线4b上的层间绝缘膜10的开口部中，通过由氮化钛等构成的金属阻挡层12b，嵌入由钨等构成的布线层13b，该布线11B经由接触插塞9b与布线4b电连接。布线11C的结构是，在含有接触插塞9c的蚀刻阻止绝缘膜7上的层间绝缘膜10的开口部中，通过由氮化钛等构成的金属阻挡层12c，嵌入由钨等构成的布线层13c。布线11D的结构是，在含有接触插塞9c的蚀刻阻止绝缘膜7上的层间绝缘膜10的开口部中，通过由氮化钛等构成的金属阻挡层12d，嵌入由钨等构成的布线层13d。布线11C和布线11D与接触插塞9c电连接。并且，布线11A～11D的结构是在布线的下侧至侧壁具有金属阻挡层，但也可是不具有金属阻挡层的结构。
接着，参照
本发明实施方式1涉及的半导体装置的制造方法。图2～4是示意地表示本发明的实施方式1涉及的半导体装置的制造方法的步骤剖视图。图5是示意地表示在本发明的实施方式1涉及的半导体装置的制造方法中使用的中间掩模的结构的局部俯视图。图6是示意地表示在本发明的实施方式1涉及的半导体装置的制造方法中使用的用于形成多珠串接形状的开口部的保护层的结构的局部俯视图。
首先，在元件分离区域中，在半导体基板1上形成元件分离绝缘膜2(步骤A1；参照图2(A))。其中，元件分离绝缘膜2可通过使用了氮化硅膜(未图示)的选择氧化法等来形成。
接着，通过热氧化法等在半导体基板1上的元件形成区域上形成栅极绝缘膜3后，在栅极绝缘膜3上形成栅电极4a，并且在元件分离绝缘膜2上形成布线4b(步骤A2；参照图2(B))。其中，栅极绝缘膜3可通过热氧化法等形成。并且，栅电极4a及布线4b可通过以下方法同时形成在形成了栅极绝缘膜3的基板的整个面上将多晶硅(未图示)成膜，在该多晶硅(未图示)上涂敷保护层(未图示)，通过预定的中间掩模进行曝光及显影，形成栅电极4a及布线4b的图案部，利用蚀刻技术选择性地将除了该图案部而露出的多晶硅除去。
接着，在栅电极4a的两侧形成侧壁绝缘膜5后，在沟道两侧的半导体基板1中导入杂质，形成源极/漏极区域6(步骤A3；参照图2(C))。其中，侧壁绝缘膜5可通过CVD法等将氧化硅膜(未图示)成膜并进行蚀刻来形成，在布线4b的两侧形成。
接着，在含有布线4b的元件分离绝缘膜2上形成蚀刻阻止绝缘膜7后，在基板整个面上通过CVD法等将层间绝缘膜8成膜(步骤A4；参照图3(A))。其中，蚀刻阻止绝缘膜7可通过以下方法形成在基板整个面上将氮化硅膜成膜，在该氮化硅膜上涂敷保护层(未图示)，通过预定的中间掩模进行曝光及显影，形成蚀刻阻止绝缘膜7的图案部，利用蚀刻技术选择性地去除从该图案部露出的氮化硅膜。并且，考虑到在步骤A7中使用CMP(Chemical and Mechanical Polishing，化学机械抛光)法、及在步骤A8中形成开口部10a、10b、10c、10d，也可在成膜了层间绝缘膜8后，使阻止膜(未图示，例如氮化硅膜)成膜。
接着，在层间绝缘膜8上涂敷保护层21，通过中间掩模(图5的20)进行曝光及显影，形成开口部(图3(C)的8a～8c)用的图案部21a、21b、21c(步骤A5；参照图3(B))。此时，保护层21的图案部21c利用中间掩模(图5的20)进行曝光及显影，从而成图为圆形的各接触孔多珠串接的多珠串接形状(参照图6)，上述中间掩模具有以比圆形的接触孔径R小的间距宽度L排列了三个以上的接触图案(图5的20a)。
接着，利用蚀刻技术选择性地去除从保护层21的图案部21a、21b、21c露出的层间绝缘膜8、栅极绝缘膜3、及蚀刻阻止绝缘膜7(步骤A6；参照图3(C))。这样一来，形成通向栅极/漏极区域6的开口部8a、通向布线4b的开口部8b、和通向元件分离绝缘膜2的开口部8c。之后去除保护层21。
接着在开口部8a、8b、8c上形成接触插塞9a、9b、9c(步骤A7；参照图4(A))。其中，接触插塞9a、9b、9c可通过以下方法形成在基板整个面上通过CVD法等将成为接触插塞9a、9b、9c的金属层(例如钨)以预定厚度堆积，直到开口部8a、8b、8c被完全填充，通过CMP法去除金属层直到层间绝缘膜8的表面露出为止并使之平坦化。
接着，在基板整个面上通过CVD法等将层间绝缘膜10成膜，之后在层间绝缘膜10上形成开口部10a、10b、10c、10d(步骤A8；参照图4(B))。其中，开口部10a、10b、10c、10d可通过以下方法形成在层间绝缘膜10上涂敷保护层(未图示)，以预定的中间掩模进行曝光及显影，形成开口部10a、10b、10c、10d的图案部，利用蚀刻技术选择性地去除从该图案部露出的层间绝缘膜10，直到接触插塞9a、9b、9c的表面露出为止。并且，考虑到步骤A9中使用CMP法，也可在将层间绝缘膜10成膜后、并在形成开口部10a、10b、10c、10d前，使阻止膜(未图示，例如氮化硅膜)成膜。
最后，在开口部10a、10b、10c、10d上形成布线11A～11D(步骤A9；参照图4(C))。其中，布线11A～11D可通过以下方法形成在基板整个面上将成为金属阻挡层12a、12b、12c、12d的氮化钛成膜，之后在基板整个面上以预定厚度堆积作为布线层13a、13b、13c、13d的钨，直至完全填充开口部10a、10b、10c、10d，之后，通过CMP法去除钨及氮化钛直到层间绝缘膜10的表面露出为止并使之平坦化。通过以上步骤，可实现如下半导体装置在布线11C和布线11D的下层部形成呈多珠串接形状的接触插塞9c，并通过接触插塞9c电连接布线11C和布线11D。
根据实施方式1，为了电连接布线11C和布线11D，形成布线要素中的布线11C、11D和接触插塞9c二个结构即可，和现有的制造方法相比制造步骤较少，可实现从接触插塞的上层开始的最佳的布线结构布局。并且，形成单体接触插塞9a、9b的同时形成呈多珠串接形状的接触插塞9c，因此和现有技术相比具有能以低电阻电连接布线的优点。
并且，实施方式1涉及的半导体装置，在布线11C和布线11D之间的下层部上形成呈多珠串接形状的接触插塞9c、并用接触插塞9c电连接布线11C和布线11D，在这一点上，和对比文献3(参照图22)所示的通过第一接触孔313内的第一嵌入层315连接栅电极304和第一活性区域302a的半导体装置明显不同。
(实施方式2)参照
本发明的实施方式2涉及的半导体装置。图7(A)是示意地表示本发明的实施方式2涉及的半导体装置的结构的局部剖视图，图7(B)是X-X’之间的剖视图。
实施方式2涉及的半导体装置，在布线11C和布线11D之间的下层部上形成呈狭缝状的接触插塞9d，用接触插塞9d电连接布线11C和布线11D。实施方式2涉及的半导体装置，除了开口部8d及接触插塞9d以外的结构，和实施方式1相同。
半导体装置，在与元件分离区域中的布线4b、接触插塞9b、及布线11B不抵触的区域中，形成电连接布线11C(金属阻挡层12c、布线层13c)和布线11D(金属阻挡层12d、布线层13d)的接触插塞9d。接触插塞9d由钨等构成，形成在元件分离绝缘膜2上的层间绝缘膜8上形成的狭缝状开口部8d上。接触插塞9d和元件分离绝缘膜2之间可存在蚀刻阻止绝缘膜7。接触插塞9d相对于基板主表面从法线方向观察时的截面形状形成为细长狭缝状(参照图7(B))。也可在接触插塞9d的下侧至侧壁，以预定厚度形成氮化钛等阻挡金属膜(未图示)。并且，接触插塞9d的狭缝状是指，接触插塞9d为大致长方体状，穿过二个布线11C、11D双方的下层，从基板的垂直方向的上方观察其开口部，为狭缝状。
接着，参照
本发明的实施方式2涉及的半导体装置的制造方法。图8是示意地表示在本发明的实施方式2涉及的半导体装置的制造方法中使用的用于形成狭缝状的开口部的保护层的结构的局部俯视图。
在实施方式2涉及的半导体装置的制造方法中，使实施方式1的步骤A5(参照图3(B))中的保护层(图3(B)的21)的多珠串接形状的图案部(图3(B)的21c)如图8所示为狭缝状的图案部21d，使实施方式1的步骤A6(参照图3(C))中的多珠串接形状的开口部(图3(C)的8c)如图7(B)所示为狭缝状的开口部8d，使实施方式1的步骤A7(参照图4(A))中的多珠串接形状的接触插塞(图4(A)的9c)如图7(B)为狭缝状的接触插塞9d。实施方式2涉及的半导体装置的制造方法的其他步骤和实施方式1相同。
并且，在实施方式2涉及的半导体装置的制造方法中，用于形成狭缝状的图案部21d的中间掩模，与实施方式1的步骤A5(参照图3(B))中使用的中间掩模(参照图5)同样，可通过曝光时间的最佳化在保护层21上形成狭缝状的图案部21d。
根据实施方式2，为了电连接布线11C和布线11D，在布线要素中形成布线11C、11D和接触插塞9d二个结构即可，和现有的制造方法相比制造步骤较少，可实现从接触插塞的上层开始的最佳的布线结构布局。并且，形成单体接触插塞9a、9b的同时形成呈狭缝状的接触插塞9d，因此和现有技术相比具有能以低电阻电连接布线的优点。
(实施方式3)参照
本发明的实施方式3涉及的半导体装置。图9(A)是示意地表示本发明的实施方式3涉及的半导体装置的结构的局部剖视图，图9(B)是X-X’之间的剖视图。
实施方式3涉及的半导体装置，在布线11C和布线11D之间的下层部上形成呈多珠串接形状的接触插塞9c，用接触插塞9c电连接布线11C和布线11D。在实施方式3涉及的半导体装置中，取代实施方式1的蚀刻阻止绝缘膜(图1(A)的7)，仅在接触插塞9c的下侧及其附近形成金属层14。实施方式3涉及的半导体装置的其他结构和实施方式1相同。
半导体装置，在与元件分离区域中的布线4b、接触插塞9b、及布线11B不抵触的区域中，形成电连接布线11C(金属阻挡层12c、布线层13c)和布线11D(金属阻挡层12d、布线层13d)的接触插塞9c。接触插塞9c和元件分离绝缘膜2之间存在金属层14。接触插塞9c由钨等构成，形成在兼用作蚀刻阻止膜的金属层14上的层间绝缘膜8上形成的开口部8c上。接触插塞9c相对于基板主表面从法线方向观察时的截面形状形成为多个珠子(3个以上)串接的多珠串接形状(参照图9(B))。也可在接触插塞9c的下侧至侧壁，以预定厚度形成氮化钛等阻挡金属膜(未图示)。
接着，参照
本发明的实施方式3涉及的半导体装置的制造方法。图10～11是示意地表示本发明的实施方式3涉及的半导体装置的制造方法的步骤剖视图。
首先，和实施方式1的步骤A1～A3(参照图2(A)～(C))同样地，在元件分离区域中，在半导体基板1上形成元件分离绝缘膜2，之后在半导体基板1上的元件形成区域中形成栅极绝缘膜3后，在栅极绝缘膜3上形成栅电极4a，并且在元件分离绝缘膜2上形成布线4b，之后在栅电极4a两侧形成侧壁绝缘膜5后，在沟道两侧的半导体基板1中导入杂质，形成源极/漏极区域6(步骤B1；参照图10(A))。
接着，在元件分离绝缘膜2上形成金属层14(步骤B2；参照图10(B))。其中，金属层14可通过以下方法形成在基板整个面上将金属膜成膜，在该金属膜上涂敷保护层(未图示)，以预定的中间掩模进行曝光及显影，形成金属膜14的图案部，利用蚀刻技术选择性地去除从该图案露出的金属膜。
接着，在基板整个面上通过CVD法等将层间绝缘膜8成膜后，在层间绝缘膜8上涂敷保护层21，通过中间掩模(图5的20)进行曝光及显影，形成开口部(图11(A)的8a～8c)用的图案部21a、21b、21c(步骤B3；参照图10(C))。考虑到在步骤B5中使用CMP(Chemicaland Mechanical Polishing化学机械抛光)法、及在步骤B6中在层间绝缘膜10上形成开口部，也可在将层间绝缘膜8成膜后、在形成保护层21前，使阻止膜(未图示，例如氮化硅膜)成膜。并且，保护层21的图案部21c，利用中间掩模(图5的20)进行曝光及显影，从而成图为圆形的各接触孔多珠串接的多珠串接形状(参照图6)，上述中间掩模具有以比圆形的接触孔径R小的间距宽度L排列三个以上的接触图案(图5的20a)。
接着，利用蚀刻技术选择性地去除从保护层21的图案部21a、21b、21c露出的层间绝缘膜8、及栅极绝缘膜3(步骤B4；参照图11(A))。这样一来，形成通向栅极/漏极区域6的开口部8a、通向布线4b的开口部8b、通向金属层14的开口部8c。之后去除保护层21。
接着在开口部8a、8b、8c上形成接触插塞9a、9b、9c(步骤B5；参照图11(B))。其中，接触插塞9a、9b、9c可通过以下方法形成在基板整个面上通过CVD法等将成为接触插塞9a、9b、9c的金属层(例如钨)以预定厚度堆积，直到开口部8a、8b、8c被完全填充，通过CMP法去除金属层直到层间绝缘膜8的表面露出为止并使之平坦化。
最后，与实施方式1的步骤A8～A9(参照图4(B)～(C))同样地，在基板整个面上将层间绝缘膜10成膜，之后在层间绝缘膜10上形成开口部，之后在层间绝缘膜10的开口部上形成布线11A～11D(步骤B6；参照图11(C))。通过以上动作可以实现如下半导体装置在布线11C和布线11D的下层部上形成呈多珠串接形状的接触插塞9c，并通过接触插塞9c电连接布线11C和布线11D。
根据实施方式3可获得和实施方式1同样的效果。
(实施方式4)参照
本发明的实施方式4涉及的半导体装置。图12(A)是示意地表示本发明的实施方式4涉及的半导体装置的结构的局部剖视图，图12(B)是X-X’之间的剖视图。
实施方式4涉及的半导体装置，在布线11C和布线11D之间的下层部上形成呈狭缝状的接触插塞9d，用接触插塞9d电连接布线11C和布线11D。在实施方式4涉及的半导体装置中，替代实施方式2的蚀刻阻止绝缘膜(图7(A)的7)，仅在接触插塞9d的下侧及其附近形成金属层14。实施方式4涉及的半导体装置的其他结构和实施方式2相同。
半导体装置，在与元件分离区域中的布线4b、接触插塞9b、及布线11B不抵触的区域中，形成电连接布线11C(金属阻挡层12c、布线层13c)和布线11D(金属阻挡层12d、布线层13d)的接触插塞9d。接触插塞9d和元件分离绝缘膜2之间存在金属膜14。接触插塞9d由钨等构成，形成在金属膜14上的层间绝缘膜8上形成的开口部8d上。接触插塞9d相对于基板主表面从法线方向观察时的截面形状形成为细长的狭缝状(参照图12(B))。也可在接触插塞9d的下侧至侧壁，以预定厚度形成氮化钛等阻挡金属膜(未图示)。
接着，参照
本发明的实施方式4涉及的半导体装置的制造方法。
在实施方式4涉及的半导体装置的制造方法中，使实施方式3的步骤B4(参照图11(A))中的保护层(图11(A)的21)的多珠串接形状的图案部(图11(A)的21c)如图8所示为狭缝状的图案部21d，使实施方式3的步骤B4(参照图11(A))中的多珠串接形状的开口部(图9(B)的8c)如图12(B)所示为狭缝状的开口部8d，使实施方式3的步骤B5(参照图11(B))中的多珠串接形状的接触插塞(图9(B)的9c)如图7(B)所示为狭缝状的接触插塞9d。实施方式4涉及的半导体装置的制造方法的其他步骤和实施方式3相同。
根据实施方式4，可获得和实施方式2一样的效果。
(实施方式5)
参照
本发明的实施方式5涉及的半导体装置。图13(A)是示意地表示本发明的实施方式5涉及的半导体装置的结构的局部剖视图，图13(B)是X-X’之间的剖视图。
实施方式5涉及的半导体装置，是在实施方式1涉及的半导体装置上形成了由布线11D、介电膜16、及电极17构成的MIM电容元件。MIM电容元件的结构是，在作为电极的布线11D上形成由氧化钽等构成的介电膜16，并且在介电膜1 6上形成电极17(金属阻挡层18、金属层19)。介电膜16及电极17的端部，延伸到层间绝缘膜10上的、布线11C和布线11D之间的空间的中央附近。电极17的结构是在由氮化钛等构成的金属阻挡层18上层叠由钨等构成的金属层19。在MIM电容元件区域、包括布线11A、11B、11C的层间绝缘膜10上，形成绝缘膜15。并且，电极17是在金属层19的下侧具有金属阻挡层18的结构，但也可是不具有金属阻挡层18的结构。
在实施方式5涉及的半导体装置的制造方法中，在实施方式1的步骤A9(参照图4(C))后，进一步依次层叠介电膜16、金属阻挡层18、金属层19，之后在金属层19上的预定位置上形成保护层(未图示)，之后以保护层(未图示)为掩模蚀刻去除金属层19、金属阻挡层18、介电膜16，在去除保护层后，绝缘膜15成膜。
其中，如专利文献4(参照图23)所示形成由下层金属层402、电介质层403A、及上层金属层404构成的MIM电容元件时，在沿着夹持电介质层403A的上层金属层404的端部和下层金属层402的端部的界面中产生电场集中，有产生耐压退化的危险。为了防止这一现象，需要在上层金属层404和电介质层403A的侧面形成边壁410a，或者在电介质层403A的端部和上层金属层404或下层金属层402的端部之间局部设置绝缘膜，存在制造步骤增加的问题。并且，如果利用现有技术使下层金属层402连接到其他布线，则要使用扩散层或栅电极，用于连接的布线电阻增大。另一方面，如果追加低电阻的布线体，则制造步骤增加。而在实施方式5中，在形成MIM电容元件时，由于无需形成边壁、局部的绝缘膜，因此可减少制造步骤。
(实施方式6)参照
本发明的实施方式6涉及的半导体装置。图14(A)是示意地表示本发明的实施方式6涉及的半导体装置的结构的局部剖视图，图14(B)是X-X’之间的剖视图。
实施方式6涉及的半导体装置，是在实施方式2涉及的半导体装置上形成了由布线11D、介电膜16、及电极17构成的MIM电容元件。MIM电容元件的结构是，在作为电极的布线11D上形成由氧化钽等构成的介电膜16，并且在介电膜16上形成电极17(金属阻挡层18、金属层19)。介电膜16及电极17的端部，延伸到层间绝缘膜10上的、布线11C和布线11D之间的空间的中央附近。电极17的结构是在由氮化钛等构成的金属阻挡层18上层叠由钨等构成的金属层19。在MIM电容元件区域、包括布线11A、11B、11C的层间绝缘膜10上，形成绝缘膜15。并且，电极17是在金属层19的下侧具有金属阻挡层18的结构，但也可是不具有金属阻挡层18的结构。并且，在实施方式6涉及的半导体装置的制造方法中，形成MIM电容元件的步骤和实施方式5相同。
根据实施方式6，可获得与实施方式5相同的效果。
(实施方式7)参照
本发明的实施方式7涉及的半导体装置。图15(A)是示意地表示本发明的实施方式7涉及的半导体装置的结构的局部剖视图，图15(B)是X-X’之间的剖视图。
实施方式7涉及的半导体装置，是在实施方式3涉及的半导体装置上形成了由布线11D、介电膜16、及电极17构成的MIM电容元件。MIM电容元件的结构是，在作为电极的布线11D上形成由氧化钽等构成的介电膜16，并且在介电膜16上形成电极17(金属阻挡层18、金属层19)。介电膜16及电极17的端部，延伸到层间绝缘膜10上的、布线11C和布线11D之间的空间的中央附近。电极17的结构是在由氮化钛等构成的金属阻挡层18上层叠由钨等构成的金属层19。在MIM电容元件区域、含有布线11A、11B、11C的层间绝缘膜10上，形成绝缘膜15。并且，电极17是在金属层19的下侧具有金属阻挡层18的结构，但也可是不具有金属阻挡层18的结构。并且，在实施方式7涉及的半导体装置的制造方法中，形成MIM电容元件的步骤和实施方式5相同。
根据实施方式7，可获得与实施方式5相同的效果。
(实施方式8)参照
本发明的实施方式8涉及的半导体装置。图16(A)是示意地表示本发明的实施方式6涉及的半导体装置的结构的局部剖视图，图16(B)是X-X’之间的剖视图。
实施方式8涉及的半导体装置，是在实施方式4涉及的半导体装置上形成了由布线11D、介电膜16、及电极17构成的MIM电容元件。MIM电容元件的结构是，在作为电极的布线11D上形成由氧化钽等构成的介电膜16，并且在介电膜16上形成电极17(金属阻挡层18、金属层19)。介电膜16及电极17的端部，延伸到层间绝缘膜10上的、布线11C和布线11D之间的空间的中央附近。电极17的结构是在由氮化钛等构成的金属阻挡层18上层叠由钨等构成的金属层19。在MIM电容元件区域、含有布线11A、11B、11C的层间绝缘膜10上，形成绝缘膜15。并且，电极17是在金属层19的下侧具有金属阻挡层18的结构，但也可是不具有金属阻挡层18的结构。并且，在实施方式8涉及的半导体装置的制造方法中，形成MIM电容元件的步骤和实施方式5相同。
根据实施方式8，可获得与实施方式5相同的效果。
(实施方式9)参照
本发明的实施方式9涉及的半导体装置。图17是示意地表示本发明的实施方式9涉及的半导体装置的结构的局部俯视图。图18是示意地表示本发明的实施方式9涉及的半导体装置的结构的图17的Y-Y’之间的局部剖视图。图19是本发明的实施方式9涉及的半导体装置的一个单元的等效电路图。
实施方式9将实施方式1涉及的半导体装置的多珠串接形状的接触插塞(图1的9c)应用于SRAM单元对电源悬挂部的连接。在SRAM单元中，为了对应软错误率(SER)，在单元的触发器(flip-flop)输入输出的布线之间具有电容(MIM电容元件)。考虑到电容的波动，在MIM电容元件中，优选尽量使作为电容板的电极平坦形成。因此，在SRAM单元中，使电源布线向单元晶体管的拉引连通到通道(tunnel)下。
参照图17、图18，在该半导体装置中，多个单元C配置在行方向及列方向上。在各单元C中，在沟道上经由栅极绝缘膜(未图示)形成作为栅电极的多晶硅4a，并且配置多个MOS晶体管T1～T6，该多个MOS晶体管在上述沟道的两侧形成有作为源极/漏极区域的杂质扩散区域6。作为MOS晶体管T1的栅电极的多晶硅4a与MOS晶体管T3的栅电极一体构成，通过接触插塞9a及布线11A(金属阻挡层12a、布线层13a)，电连接MOS晶体管T4和MOS晶体管T6的共同的杂质扩散区域6、及MOS晶体管T2的非共同的杂质扩散区域6。作为MOS晶体管T2的栅电极的多晶硅4a与MOS晶体管T4的栅电极一体构成，通过接触插塞9a及布线11A，电连接MOS晶体管T3和MOS晶体管T5的共同的杂质扩散区域6、及MOS晶体管T1的非共同的杂质扩散区域6。MOS晶体管T1和MOS晶体管T2的共同的杂质扩散区域6，通过接触插塞9a、布线11D(金属阻挡层12d、布线层13d)、接触插塞9c、及布线11C(金属阻挡层12c、布线层13c)，与电源VCC电连接。MOS晶体管T3和MOS晶体管T4的共同的杂质扩散区域6，通过接触插塞9a及布线11A，与接地GND电连接。作为MOS晶体管T5的栅电极的多晶硅4a与MOS晶体管T6的栅电极一体构成，成为字线W。MOS晶体管T5的非共同的杂质扩散区域6与数位线D1电连接。MOS晶体管T6的非共同的杂质扩散区域6与数位线D2电连接。布线11A、11C、11D比多晶硅4a及杂质扩散区域6配置得靠近上层部。在布线11A、11D上经由介电膜1 6配置电极17(金属阻挡层18、金属层19)。介电膜16及电极17，在配置有布线11C的区域上，具有未配置介电膜16及电极17的开口部17a。布线11A、介电膜16、及电极17构成MIM电容元件，布线11D、介电膜16、及电极17构成MIM电容元件。介电膜16及电极17的开口部17a的侧面，从布线11C一侧延伸到布线11C和布线11D之间的空间的中央附近。在布线11C和布线11D之间的下层部中，从配置介电膜16及电极17的第一区域到配置布线11C的电源悬挂部，形成作为嵌入布线的多珠串接形状的接触插塞9c。接触插塞9c电连接布线11C和布线11D。并且，图17的半导体装置的一个单元的等效电路如图19所示。
根据实施方式9，具有和实施方式5同样的效果。
权利要求
1.一种半导体装置，其特征在于，在二个布线各自的下层部中具有接触插塞，该接触插塞形成为多珠串接形状乃至狭缝状，并且电连接上述二个布线。
2.根据权利要求1所述的半导体装置，其特征在于，上述二个布线彼此分离，形成在同一层上。
3.根据权利要求1或2所述的半导体装置，其特征在于，上述接触插塞下具有金属层。
4.根据权利要求1所述的半导体装置，其特征在于，具有MIM电容元件，其由以下部分构成上述二个布线中的一个布线；上述一个布线上配置的介电膜；和上述介电膜上配置的电极。
5.根据权利要求4所述的半导体装置，其特征在于，上述介电膜及上述电极的端部延伸到上述二个布线之间的空间的中央附近。
6.根据权利要求4所述的半导体装置，其特征在于，上述MIM电容元件，是形成SRAM单元的触发电路的输入输出布线之间的电容。
7.一种半导体装置，其特征在于，具有在基板上形成SRAM单元的第一区域；相对预定的上述SRAM单元数而设置的电源悬挂部；上述第一区域和上述电源悬挂部之间的第二区域；以及从上述第一区域连续到上述电源悬挂部的嵌入布线，上述第一区域、上述第二区域及上述电源悬挂部，在上述基板上在水平方向上连续。
8.一种半导体装置的制造方法，其特征在于，包括以下步骤在层间绝缘膜上涂敷保护层后，通过中间掩模进行曝光及显影，从而在上述保护层上形成多珠串接形状乃至狭缝状的图案部，上述中间掩模具有以比圆形的接触孔径小的间距宽度排列了三个以上的接触图案；以上述保护层为掩模，至少在上述层间绝缘膜上形成多珠串接形状乃至狭缝状的开口部；在上述开口部上形成多珠串接形状乃至狭缝状的接触插塞；以及在含有上述接触插塞的上述层间绝缘膜上形成互相分离的二个布线。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，包括在绝缘膜上的预定区域中形成金属层的步骤；和在含有上述金属层的绝缘膜上使层间绝缘膜成膜的步骤，在使上述层间绝缘膜成膜后，涂敷上述保护层。
10.根据权利要求8或9及所述的半导体装置的制造方法，其特征在于，包括在形成上述接触插塞后形成第二层间绝缘膜的步骤；和在上述第二层间绝缘膜上形成互相分离并且直至上述接触插塞的二个开口部的步骤，形成上述二个开口部后，在上述二个开口部中形成上述布线。
11.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，包括以下步骤在上述二个布线中的一个布线上依次形成介电膜、电极，由此形成MIM电容元件。
12.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，形成上述图案部时，在其他布线及元件的一方或双方上也形成第二图案部，形成上述开口部时，也形成通向上述其他布线及元件的一方或双方的第二开口部，形成上述接触插塞时，在上述第二开口部中形成与上述其他布线及元件的一方或双方连接的第二接触插塞，形成上述布线时，在上述第二接触插塞上也形成第二布线。
13.根据权利要求1所述的半导体装置，其特征在于，上述接触插塞在第一方向上具有与上述二个布线的距离对应的长度。
14.根据权利要求1所述的半导体装置，其特征在于，上述接触插塞在与上述第一方向垂直的方向上至少具有两个宽度。
全文摘要
本发明的课题在于减少制造步骤的同时，使二个布线层之间电连接。解决方法是，在二个布线11C、11D之间的下层部中具有接触插塞9c，其形成为多珠串接形状，并且使二个布线11C、11D电连接；二个布线11C、11D彼此分离，形成在同一层上；接触插塞9c与连接到布线4b的接触插塞9b、及连接到源极/漏极区域6的接触插塞9a同时形成。
文档编号H01L27/11GK101083249SQ200710108140
公开日2007年12月5日 申请日期2007年5月30日 优先权日2006年5月31日
发明者小林道弘, 二阶堂裕文, 胜木信幸, 川胜康弘 申请人:恩益禧电子股份有限公司