专利名称：半导体装置之制造方法及半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置之制造方法及半导体装置的技术，特别是涉及适用于如 下半导体装置之制造方法及半导体装置的有效技术，此种半导体装置使用有引线之打线 接合部经压溃加工的所谓压框。
背景技术：
在QFN (Quad Flat Non leaded package,四侧无引线扁平封装)等所代表的无引线封 装型半导体装置中，考虑到确保引线和焊接线的接合可靠性，有时使用压框，对在引线 中接合有焊接线的部分进行压溃加工(冲压)。此外，在无引线封装型半导体装置中，因有时引线较短而导致在塑封工序后产生脱 落，因此考虑到强化引线和塑封树脂的密着性，在引线表面的一部分中和塑封树脂相接 的部位，在和引线表面交叉的方向上设置凹槽(notch)。对于QFN而言，例如在日本专利特开2005 — 2768卯号公报(专利文献l)中有所揭 示。所述专利文献l中，揭示有如下技术在无引线封装型半导体装置的引线中，通过 蚀刻或压溃加工，使连接有焊接线的部分凹陷，并使焊接线的拱丝高度低于所述凹陷量， 由此使焊接线不致从封装体下表面露出。此外，在所述专利文献l中，揭示有如下技术在和引线中接合有焊接线的面相反 之面上形成凹槽，并强化引线和塑封树脂的密着性，据此防止引线脱落。此外，例如在日本专利特开平7 — 245365号公报(专利文献2)中，揭示有如下技术 在多引脚封装用的引线框的制造方法中，当对内引线前端进行冲压加工时，以使各内引 线的冲压加工的面积相等的方式进行加工，以此防止引线出现位置偏离或相邻引线间出 现短路。例如揭示有形成斜面使内引线的前端侧处于低位的技术，来作为使所述冲压加 工的面积相等的方法。此外，在所述专利文献2中的段落
中，揭示有如下问题因进行压溃加工 而使内引线的前端弹起。
专利文献1日本专利特开2005-276890号公报专利文献2日本专利特开平7 — 245365号公报(段落
)发明内容[发明所欲解决的问题]然而，在使用所述压框的无引线封装型半导体装置中，本发明者提出存在如下问题。 通过图1 图IO对此类问题加以说明。图1表示冲压加工处理前的引线50的主要部位剖面图。在引线50中，图l的左侧表示 朝向半导体芯片的前端部。在引线50的上表面，沿着引线50的宽度方向而形成有V字状 槽51，其延伸于和引线50上表面交叉的方向上。其次，图2 图4表示冲压加工处理中的引线50的主要部位剖面图。首先，如图2所 示，在引线50的上表面的上方配置冲压凸模52。冲压凸模52的挤压面和引线50的上表面 大致平行。随后，使所述冲压凸模52下降，如图3所示，将其推到引线50的前端部上， 冲挤引线50的前端部。此后，如图4所示，使冲压凸模52上升，并离开引线50。此时， 以形成于引线50上表面的槽51为支点，引线50的前端部向上方弹起(变形)。其次，图5表示塑封工序后的半导体装置的主要部位剖面图。对所述引线50进行冲 压处理之后，在引线50前端部的上表面形成镀银(Ag)层53，再于镀银层53的上表面上 接合焊接线54后，转移到塑封工序。在塑封工序中，利用塑封树脂形成封装体55。此时， 如上所述，因引线50前端部向上弹起，因此，在塑封模具的下模和引线50的下表面之间， 形成有间隙，其结果为塑封树脂进入到所述间隙内，形成毛边(溢胶)55a，覆盖引 线50的一部分下表面。因此，存在如下问题当随后对引线50表面进行镀敷处理时，会 因毛边55a阻碍而无法在引线50下表面上形成镀敷层，因此无法将半导体装置安装于配 线基板上。因此，若减少所述冲压处理时引线50的压溃量，则可抑制引线50前端弹起，故可减 小或防止因所述毛边而导致半导体装置安装不良。然而，此时存在如下问题。通过图6 及图7对所述问题加以说明。图6表示将冲压处理后的引线框堆积起来进行搬运.保管时引 线50的主要部位剖面图。此外，图7表示打线焊接工序后的引线50的主要部位剖面图。如上所述，存在如下情形若减小冲压处理中的引线50前端部上表面的压溃量，则
如图6所示，当将引线框堆积起来进行搬运.保管时，会使上侧引线框的引线50下表面和 下侧引线框的引线50上表面(形成有镀敷层53的面)相接触。其结果为在下侧引线50 前端部的上表面镀敷层53上，会产生擦伤。然而，在所述状态下，进行打线焊接处理的 话，则如图7所示，会存在如下问题，在所述引线50的前端部上表面带有擦伤的镀敷层 53上，对焊接线54进行接合后，会导致出现接合不良。
因此，本发明目的在于提供一种可提高半导体装置成品率的技术。 本发明的如上所述以及其他目的和新颖特征，可通过本说明书描述及随附图式而得 到了解。
对本申请案所揭示的发明中一个代表性发明的概要，简单说明如下。 艮口，本发明具有封装体，具有沿着厚度方向相互位于相反侧的第1主面及第2主面； 半导体芯片，封装于所述封装体内部；芯片搭载部，封装于所述封装体内部，且搭载有 所述半导体芯片；多个引线， 一部分自所述封装体的第l主面露出；以及多个焊接线， 封装于所述封装体内部，且电性连接所述半导体芯片和所述多个引线；且在所述多个引 线之各引线中，在未接合有所述焊接线且和所述封装体连接的部位，形成有槽，在所述 多个引线的各引线中，接合有所述焊接线的部分被压溃加工，在所述多个引线的各引线 接合有所述焊接线的部分，相对靠近所述半导体芯片的位置的压溃量，大于相对远离所 述半导体芯片的位置的压溃量。 [发明的效果]
对本申请案所揭示的发明中代表性发明所取得的效果，简单说明如下。
艮P,在所述多个引线之各引线接合有所述焊接线的部分中，由于相对靠近所述半导
体芯片的位置的压溃量大于相对远离所述半导体芯片的位置的压溃量，因此可提高半导
体装置的成品率。
图l是冲压处理前引线的主要部位剖面图。
图2是冲压处理过程中引线的主要部位剖面图。
图3是继续图2的冲压处理过程中引线的主要部位剖面图。
图4是继续图3的冲压处理过程中引线的主要部位剖面图。
图5是塑封工序后半导体装置的主要部位剖面图。
图6是将冲压处理后的引线框堆积起来进行搬运.保管时引线的主要部位剖面图。 图7是打线焊接工序后引线的主要部位剖面图。
图8是本发明作为一个实施形态的半导体装置之制造方法的一例的制造流程图。 图9是图8中芯片搭载工序后引线框的单位区域的平面图。 图10是图9中X1—X1线的放大剖面图。 图11是图9中X2 —X2线的放大剖面图。
图12是图9中引线框第3主面的形成工序中的引线的主要部位放大剖面图。 图13是继续图12的引线框第3主面的形成工序中的引线的主要部位放大剖面图。 图14是继续图13的引线框第3主面的形成工序中的引线的主要部位放大剖面图。 图15是将冲压处理后的2个引线框堆积起来进行搬运或保管时引线的主要部位放大 剖面图。
图16是图8中打线焊接工序后引线框的单位区域的平面图。 图17是图16中的X1—Xl线的放大剖面图。 图18是图16中的X2 — X2线的放大剖面图。 图19是图8中塑封工序后引线框的单位区域的平面图。 图20是图19中的X1 —Xl线的放大剖面图。 图21是图20的一部分A即图19中X2 —X2线的放大剖面图。 图22是图8中切割工序后半导体装置的整体平面图。 图23是图22中的半导体装置的侧面图。 图24是图22中的X3 —X3线的放大剖面图。 图25是图22中的X4—X4线的放大剖面图。 [符号的说明]
1 半导体芯片
2 引线框
2a 下垫板(芯片搭载部)
2B 引线
2c 悬空引线
2d 框体部
2e 镀敷层
2f 槽
3a 冲压台
3b冲压凸模
5焊接线
7封装体
8镀敷层
50引线
51槽
52冲压凸模
53镀敷层
54焊接线
55封装体
55a毛边
BP焊垫
SI第l主面
S2第2主面
S3第3主面
PS引线挤压面
具体实施例方式
以下实施形态为方便说明，而分成多个部分或实施形态进行说明，但除特别指明以 外，所述多个部分或实施形态并非相互无关，而是存在其中之一部分是其它一部分或全 部的变形例、详细说明、补足说明等的关系。而且，在以下实施形态中，所谓要素的数 目等(包括个数、数值、量、范围等)，除特别指明及原理上明确限定于特定数目以外， 并非限定于所述特定数目，也可以是特定数目以上或以下。另外，在以下实施形态中， 其构成要素(也包括要素工序等)除特别指明或原理上明确认为是必要的以外，即可认 为并非是必要的。同样，在以下实施形态中，提及构成要素等的形状、位置关系等时， 除特别指明或原理上可明确认为并非如此以外，可包含实质上近似或类似于此形状等。 对于所述数值及范围也是同样的。此外，在用以说明本实施形态的全部附图中，对具有 相同功能的部分附以相同符号，并尽可能的省略其重复说明。以下，根据图式对本发明 的实施形态进行详细说明。
按照图8的制造流程图，并通过图9 图25对本实施形态的半导体装置的制造方法的
一例进行说明。
首先，对晶片处理(初期工序)结束后的半导体晶片进行切割处理，由此将半导体 晶片分割成多个半导体芯片(图8中的工序100)。半导体晶片由例如由单晶硅(Si)构 成的平面近似圆形的半导体薄板构成，且在各半导体芯片的主面上形成有预期的集成电 路。
接着，如图9及图10所示，将所述半导体芯片1搭载于引线框2的下垫板(载带自动 粘合、芯片搭载部)2a上(图8中的工序101)。
图9是芯片搭载工序后的引线框2单位区域的平面图，图10是图9中X1—X1线的放大 剖面图。此外，图11是图9中X2—X2线的放大剖面图。
半导体芯片l由例如平面正方形的半导体薄板构成，并在其主面朝上，使其背面朝 向下垫板2a的状态下，接合固定在下垫板2a上。在半导体芯片1的主面外围附近，沿着 所述主面外围并列配置有多个焊垫(以下仅称为垫片)BP。垫片BP和半导体芯片1主面 上的集成电路电性连接。
引线框2由含有例如铜(Cu)或42合金等的金属薄板构成，且具有沿着厚度方向相 互位于相反侧上的第1主面S1及第2主面S2。
在所述引线框2的第1、第2主面S1、 S2内，多个单位区域配置成一列或矩阵状。在 引线框2的各单位区域中，配置有下垫板2a;多个引线2b,配置为环绕包围所述外围； 悬空引线2c,自下垫板2a的四个角朝向外侧延伸；以及框体部2d，支撑所述多个引线2b 及悬空引线2c。
多个引线2b的各引线和多个悬空引线2c的各悬空引线，通过各自之一端和框体部2d 连接成一体而支撑于引线框2上。
在各引线2b的第2主面侧中，半导体芯片l侧的前端部上，形成有相对引线框2的第2 主面倾斜的第3主面S3。在所述第3主面S3上，形成有例如由银(Ag)形成的镀敷层2e。 在形成有所述镀敷层2e的部分，接合有下述焊接线。
此外，在各引线2b的第2主面S2上，从引线2b的半导体芯片l侧前端后退了和第3主 面S3相应的距离后的位置上，和所述第2主面S2交叉的方向上形成有凹槽(凹口) 2f， 横切各引线2b的长度方向。形成所述槽2f的目的是为了提高下述塑封工序后塑封树脂和 引线2b的密着性，以抑制或防止引线2b脱落。因此，槽2f形成在由塑封树脂覆盖的部分 上。此外，槽2f形成在并未接合有下述焊接线的部分上。
通过图12 图14对所述引线2b的第3主面S3的形成方法的一例进行说明。另外，图 12 图14是第3主面S3形成时引线2b的主要部位放大剖面图。
首先，如图12所示，将形成槽2f后的引线框2载置在冲压台3a上。使引线框2状态如 下其第l主面Sl朝向冲压台3a,且其第2主面S2朝向冲压凸模3b。冲压凸模'3b的引线挤 压面PS相对于引线2b的第2主面倾斜。g卩，冲压凸模3b的引线挤压面PS，是以朝向引线 2b的前端部逐渐降低的方式倾斜。
接着，如图13所示，将冲压凸模3b的引线挤压面PS推到引线2b前端部的第2主面S2 侧，对所述引线2b前端部进行压溃。此时，因冲压凸模3b的引线挤压面PS形成为倾斜面， 因此在引线2b的前端部，位置相对靠近半导体芯片l侧的压溃量，将大于位置相对远离 半导体芯片l的压溃量(倾斜冲压处理)。此外，也使引线2b的压溃量大于所述镀敷层 2e的厚度。
随后，如图14所示，使冲压凸模3b离开引线2b。因此，在引线2b于半导体芯片l侧 的前端部上，所述冲压凸模3b的引线挤压面PS所推压的部位上，将形成相对于引线2b的 第1主面S1及第2主面S2倾斜的第3主面S3。
所述第3主面S3形成为从槽2f朝向引线2b的半导体芯片l侧的前端，以平面观察，则 形成为幅宽大于引线2b其他部分的平面四边形。此外，所述第3主面S3，以剖面观察， 则形成为由槽2f朝向引线2b的前端，其高度(距离引线2b的第l主面Sl的距离)逐渐降 低(变短)。所述第3主面S3的压溃尺寸设定如下当引线框2在厚度方向上重叠时，使 上侧引线2b的第l主面Sl和下侧引线2b的第3主面S3上的镀敷层2e相互不接触。另外，第 3主面S3也相对半导体装置的安装面倾斜。
当本实施形态如上所述时，可通过进行所述倾斜冲压处理，使冲压浅于图1 图4所 说明的情况。因此，即使在引线2b的前端部形成所述槽2f，也可以抑制或防止引线2b前 端部弹起。
图15表示将所述冲压处理后的2个引线框2堆积起来进行搬运或保管时引线2b的主 要部位放大剖面图。在本实施形态中，引线2b前端部的第3主面S3为倾斜的，并且使引 线2b的压溃量大于所述镀敷层2e的厚度。因此，当将多个引线框2堆积起来时，可降低 或防止上侧引线2b的第l主面(下表面)Sl和下侧引线2b的第3主面S3的镀敷层2e产生接 触。因此，可降低或防止下侧引线2b前端部的第3主面S3的镀敷层2e上产生擦伤。
随后，如图16、图17及图18所示，通过焊接线(以下仅称为线)5，而电性连接所 述半导体芯片1的垫片BP、和引线框2的引线2b (图8中的工序102)。
.图16是打线焊接工序后的引线框2的单位区域的平面图，图17是图16中X1-X1线的 放大剖面图，图18是图16中X2 —X2线的放大剖面图。
线5例如由金(Au)形成。线5由例如正焊缝方式焊接。艮P，线5的一端(第l焊点)
焊在半导体芯片1的垫片BP上，线5另一端(第2焊点)焊在引线2b的第3主面S3的镀敷层 2e上。再者，线5的第2焊点，在设计上，位于距离引线2b前端0.15mm左右的位置上。
在本实施形态中，由于可降低或防止引线2b的镀敷层2e擦伤，因此，可将线5的一 端(第2焊点)良好地接合在引线2b前端部的第3主面S3 (镀敷层2e)上。即，因能够提 高线5和引线2b的接合性，故可提高半导体装置的成品率及可靠性。
随后，通过传递塑封工序，如图19、图20及图21所示，在各单位区域中形成封装体 7 (图8中的工序103)。
图19是塑封工序后引线框2的单位区域的平面图，图20是图19中X1—Xl线的放大剖 面图，图21是图20中局部A即图19中的X2 — X2线的放大剖面图。另外，在图19中，为使 图式清晰可见，而使封装体7的内部透明可见。
封装体7例如由环氧树脂形成。通过封装体7而封装半导体芯片1、线5、下垫板2a的 一部分、引线2b的一部分、以及悬空引线2c的一部分。
在本实施形态中，如上所述，因可抑制或防止引线2b的前端部弹起，因此可减小或 消除引线2b的第l主面Sl和塑封下模的引线框搭载面之间的间隙。所以可降低或防止产 生在引线2b的第l主面Sl上附着所述毛边(溢胶)等不良情形。
接着，在引线框2 (引线2b)中从封装体7里面露出的表面上，形成例如由银构成的 镀敷层(图8中的工序104)。此时，在本实施形态中，由于如上所述可降低或防止出现 在引线2b的第l主面Sl上附着有所述毛边(溢胶)等不良情形，所以可降低或防止镀敷 润湿不足。
接着，对引线框2的一部分进行切割，使引线2b成形(图8中的工序105)。由此使 各个半导体装置和引线框2分离。
图22是切割工序后半导体装置的整体平面图，图23是图22中的半导体装置的侧面 图，图24是图22中X3 —X3线的放大剖面图，图25是图22中X4 —X4线的放大剖面图。另 外，在图22中，为使图式清晰可见，而使封装体7的内部透明可见。
本实施形态的半导体装置的结构为例如QFN (Quad Flat Non leaded Package)。艮P ， 本实施形态的半导体装置构成如下，虽然引线2b的一部分从封装体7的侧面及背面露出， 但引线2b从封装体7侧面突出的突出长度较短。
在所述引线2b的露出面(除了引线框2的切割面)上，形成有通过所述图8中工序104 的镀敷处理而形成的镀敷层8。如上所述，根据本实施形态，齿可降低或防止产生在引 线2b的第l主面Sl上附着所述毛边(溢胶)等不良情形，所以，能够在引线2b的第l主面 Sl上良好地形成镀敷层8。因此，可降低或防止出现半导体装置安装不良。 另外，在QFN结构方面，存在引线2b由于较短而从封装体7上脱落的可能性，但在 本实施形态中，由于通过在引线2b的第2主面S2上形成槽2f，便能够提高引线2b和封装 体7 (塑封树脂)的密着性，因此，可抑制或防止较短引线2b出现脱落。随后，从取得的多个半导体装置中筛选出合格品进行出货(图8中的工序106、 107)。 以上，根据实施形态对本发明者所完成的发明进行了具体说明，但本发明并非限定 于所述实施形态，毋庸置疑可以在不偏离其精神的范围内进行各种变更。[产业上的可利用性] 本发明可应用于半导体装置的制造业。
权利要求
1. 一种半导体装置的制造方法，其特征在于，具有如下工序(a)工序，准备引线 框，所述引线框具有沿着厚度方向相互位于相反侧的第1主面及第2主面，且具有在每个单位区域中的芯片搭载部及多个引线；(b)工序，在所述引线框的所述芯片搭载部的第2主面上，搭载所述半导体芯片；(C)工序，通过焊接线电性连接所述 半导体芯片和所述引线框的所述多个引线；(d)工序，以覆盖所述多个引线的各 引线的一部分，整个所述半导体芯片及整个所述焊接线的方式，形成封装体；(e) 工序，在所述多个引线中，对从所述封装体中露出的部分进行镀敷处理；以及(f)工序，切割所述引线框的一部分，使所述封装体从所述引线框分开，且对所述(a) 工序中的引线框实施如下工序，(al)在所述引线框的所述多个引线的各引线的第 2主面中，在并未接合有所述焊接线且由所述封装体覆盖的部分中，在和所述多个 引线的各引线的第2主面交叉的方向上，以横切所述多个引线的各引线长度方向的 方式，形成凹槽，(a2)在所述引线框中所述多个引线的各引线第2主面上，对接 合有所述焊接线的部分，以相对靠近所述半导体芯片的位置的压溃量大于相对远离 所述半导体芯片的位置的压溃量的方式进行压溃加工，(a3)对所述引线框中所述 多个引线接合有所述焊接线的部分，实施镀敷处理。
2. 根据权利要求l所述的半导体装置的制造方法，其特征在于，在所述(a)工序中所 述引线框的所述多个引线的各引线第2主面侧，接合有所述焊接线的部分，形成有 相对于所述多个引线的各引线第2主面倾斜的第3主面。
3. 根据权利要求l所述的半导体装置的制造方法，其特征在于，所述U2)中所述引 线框的所述多个引线的各引线的压溃量，大于所述(a3)中的镀敷的厚度。
4. 一种半导体装置的制造方法，其特征在于，具有如下工序(a)工序，准备引线 框，所述引线框具有沿着厚度方向相互位于相反侧的第1主面及第2主面，且具有在 每个单位区域中的芯片搭载部及多个引线；(b)工序，在所述引线框的所述芯片 搭载部的第2主面上，搭载所述半导体芯片；(c)工序，通过焊接线电性连接所述 半导体芯片和所述引线框的所述多个引线；(d)工序，以覆盖所述多个引线中的 各引线的一部分，整个所述半导体芯片及整个所述焊接线的方式，形成封装体；(e) 工序，在所述多个引线中，对从所述封装体中露出的部分进行镀敷处理；以及(f) 工序，切割所述引线框的一部分，使所述封装体从所述引线框分开，且所述(a)工序具有如下工序(al)工序，在所述引线框中所述多个引线的各引线第2主面 中，并未接合有所述焊接线且由所述封装体覆盖的部分上，在和所述多个引线的各 引线第2主面交叉的方向上，以横切所述多个引线的各引线长度方向的方式，形成 凹槽；(a2)工序，在所述引线框中所述多个引线的各引线第2主面中，对接合有 所述焊接线的部分施行压溃加工；U3)工序，对所述引线框中所述多个引线接合 有所述焊接线的部分，实施镀敷处理；以及(a4)工序，在上下引线框的第l主面 和第2主面相对向的状态下，在厚度方向上堆积所述(al) (a3)工序后的多个 所述引线框，且在所述(a2)工序中，对所述多个引线的各引线，以相对靠近所述 半导体芯片的位置的压溃量，大于相对远离所述半导体芯片的位置的压溃量的方式 实施压溃加工。
5. 根据权利要求4所述的半导体装置的制造方法，其特征在于，在所述(a2)工序中， 在所述多个引线的各引线第2主面侧接合有所述焊接线的部分，形成相对所述多个 引线的各引线第2主面倾斜的第3主面。
6. 根据权利要求4所述的半导体装置的制造方法，其特征在于，所述(a2)工序中的 压溃量大于所述(a3)工序中实施镀敷的厚度。
7. 一种半导体装置，其特征在于，具有封装体，其具有沿着厚度方向相互位于相反侧的第1主面及第2主面；半导体芯片，其封装于所述封装体的内部；芯片搭载部， 其封装于所述封装体的内部且搭载有所述半导体芯片；多个引线，其一部分从所述 封装体的第l主面露出；以及多个焊接线，其封装于所述封装体的内部，且电性连 接所述半导体芯片和所述多个引线，且在所述多个引线的各引线第2主面上，接合 有所述焊接线的部分被压溃加工，而在所述多个引线的各引线第2主面上，接合有 所述焊接线且经过所述压溃加工的部分，被实施镀敷处理，并且在所述多个引线的 各引线第2主面上接合有所述焊接线的部分上，相对靠近所述半导体芯片的位置的 压溃量，大于相对远离所述半导体芯片的位置压溃量。
8. 根据权利要求7所述的半导体装置，其特征在于，在所述多个引线的各引线第2主面 顶IJ，接合有所述焊接线的部分中，形成有相对所述多个引线的各引线第2主面倾斜 的第3主面。
9. 根据权利要求7所述的半导体装置，其特征在于，在所述多个引线的各引线第2主 面上，接合有所述焊接线的部分的压溃量，大于在所述多个引线的各引线第2主面 上对接合有所述焊接线的部分所实施镀敷的厚度。
全文摘要
本发明的目的在于提高半导体装置的成品率。在无引线封装型半导体装置的制造工序中，使用引线2b前端部被压溃加工的压框。引线2b的半导体芯片侧的前端部，随着越接近半导体芯片越变低而倾斜。据此，可减小引线2b前端部的压溃加工量，因此，可抑制或防止引线2b前端部弹起。此外，使引线2b前端部倾斜，并使所述压溃加工量大于形成于引线2b前端部的镀敷层2e的厚度。据此，当将镀敷层2e形成后的引线框重叠进行搬运或保管时，可降低或防止产生如下不良情况上侧引线2b和下侧引线2b的镀敷层2e相接触，而导致在所述镀敷层2e上形成擦伤。
文档编号H01L21/50GK101145527SQ20071013585
公开日2008年3月19日 申请日期2007年7月30日 优先权日2006年9月14日
发明者田中茂树, 长谷部一 申请人:株式会社瑞萨科技