专利名称：半导体装置及其制造方法
技术领域：
本发明涉及抑制电阻体电阻值的偏差，同时降低电阻体和半导体衬底的 寄生容量的半导体装置及其制造方法。
背景技术：
作为现有的半导体装置的制造方法的一实施例，已知有下记的多晶硅电阻体的制造方法。在硅衬底上，例如利用LOCOS法形成元件分离膜，将第一 元件区域从其它区域分离。由于在第一元件区域形成MOS晶体管，故在第一 元件区域上形成栅极氧化膜后，包括栅极氧化膜上都形成多晶硅膜。而且， 以抗蚀剂图案为掩模对多晶硅膜进行蚀刻，在第一元件区域形成栅极电极， 在元件分离膜上形成多晶硅电阻体。然后，在硅基板上，例如利用CVD法形 成层间绝缘膜，在层间绝缘膜的所希望的区域形成接触孔。然后，在接触孔 内及层间绝缘膜上利用喷溅法形成铝合金膜。以抗蚀剂图案为掩模，蚀刻层 间绝缘膜上的铝合金膜，形成配线层(例如参照专利文献1 )。作为现有的半导体装置的一实施例，已知有下记电阻体。在P型半导体 衬底上形成有N型的外延层。外延层通过隔离层分离成多个区域。在外延层 上形成绝缘层，且在绝缘层上的所希望的区域形成电阻体。电阻体在CMOS 集成电路中由与作为栅极电极使用的多晶硅相同的材料形成，或由金属材料 形成。而且，在电阻体上形成绝缘层，在该绝缘层上形成接触孔。电阻体经 由接触孔与形成有接触孔的绝缘层上的配线层连接(例如参照专利文献2)。 专利文献l:(日本)特开2006-80218号公报(第6-7页、图l-2) 专利文献2:(日本)特开2001-127167号公报(第3页、图l) 在现有的半导体装置中，如上所述，在半导体衬底上形成有绝缘层，在 绝缘层上形成有例如由多晶硅膜构成的电阻体。在电阻体上再次形成有绝缘 层，且在该绝缘层上形成有配线层。电阻体和配线层经由形成于绝缘层上的 接触孔连接。根据该构造，电阻体由于配置于接近绝缘层中的衬底侧的区域， 故存在电阻体和衬底(或外延层)的寄生容量难以降低的问题。
另夕卜，在现有的半导体装置中，电阻体例如通过与形成MOS晶体管的栅 极电极的工序相同的工序形成。根据该构造，电阻体难以离开衬底(或外延 层)而配置，且电阻体和衬底(或外延层)的寄生容量难以降低。而且，存 在难以改善高频特性的问题。另外，在现有的半导体装置的制造方法中，在形成于电阻体上的绝缘层 上形成接触孔，经由该接触孔将电阻体和配线层连接。特别是在接近衬底(或 外延层)侧的区域，由于设计规则严格，要求微细的加工，因此，在形成接 触孔时使用干式蚀刻。通过该制造方法，接触孔的开口区域缩小，电阻体和 配线层的接触面积缩小，从而存在难以降低接触电阻的问题。发明内容本发明就是鉴于所述问题而提出的，本发明提供一种半导体装置，具有 半导体层、形成于所述半导体层上的绝缘层、形成于所述绝缘层上的电阻体 与所述电阻体连接的配线层，所述配线层配置于配置有所述电阻体的同一所述绝缘层上。因此，在本发明中，不在电阻体上配置接触孔，而将配线层i 接连接。根据该构造，电阻体和配线层的接触面积增大，可降低接触电阻。另外，本发明的半导体装置中，所述电阻体为金属膜。因此，本发明中， 通过将电阻体配置于配线层的形成区域且与半导体层分开配置，降低电阻体 和半导体层的寄生容量。另外，本发明的半导体装置中，位于所述电阻体上的所述配线层通过湿 式蚀刻加工。因此，在本发明中，可防止电阻体被过量蚀刻，且降低电阻体 电阻值的偏差。另外，本发明的半导体装置中，在所述半导体层上形成有多层配线构造, 所述配线层是配置于所述多层配线构造的最表面的配线层。因此，在本发明 中，在多层配线构造中通过将电阻体配置于最表面的配线层的形成区域，降 低电阻体和半导体层的寄生容量，且提高高频特性。另外，本发明的半导体装置中，在所述半导体层上形成有多层配线构造, 所述配线层是所述多层配线构造中的任一个配线层。因此，在本发明中，在 多层配线构造中，将电阻体配置于绝缘层的所希望的位置。另外，本发明的半导体装置中，所述电阻体是钛、氮化钛、钽或氮化钽。 因此，在本发明中，在蚀刻配线层时，抑制电阻体被蚀刻，降低电阻体电阻 值的偏差。再有，本发明提供一种半导体装置的制造方法，具有形成金属层的工 序，其在半导体层上堆积绝缘层，且在所述绝缘层上形成电阻体之后，按照 至少覆盖所述电阻体的方式在所述绝缘层上形成构成配线层的金属层；形成 配线层的工序，其按照可对所述电阻体施加两个不同的电压的方式将所述电 阻体作为蚀刻阻挡膜使用，湿式蚀刻所述金属层，形成配线层。因此，在本 发明中，电阻体作为蚀刻与电阻体连接的配线层时的蚀刻阻挡膜使用。根据 该制造方法，抑制电阻体被过量蚀刻，且可防止电阻体电阻值的偏差。本发明中，在绝缘层上将电阻体和配线层直接连接。根据该构造，可增 大电阻体和配线层的接触面积，且可降<氐电阻体和配线层的接触电阻。另外，本发明中，电阻体由氮化钛(TiN)等金属膜形成。根据该构造， 电阻体被配置于绝缘层的所希望的区域，且与半导体层分开配置。而且，电 阻体产生的寄生容量降低，且半导体装置的高频特性提高。另外，在本发明中，在湿式蚀刻与电阻体连接的配线层时，将电阻体作 为蚀刻阻挡膜使用。根据该制造方法，防止电阻体被过量蚀刻，且可防止电 阻体电阻值的偏差。再有，在本发明中，电阻体由金属膜构成，通过湿式蚀刻将与电阻体连 接的配线层除去。根据该制造方法，在多层配线构造中，在最表面的配线层 的形成区域配置电阻体。而且，降低电阻体上的寄生容量，提高半导体装置 的高频特性。
图l是说明本发明实施方式的半导体装置的剖面图；图2 (A)是说明本发明实施方式的半导体装置的平面图，图2 (B)是 平面图；图3是说明本发明实施方式的半导体装置的剖面图； 图4是说明本发明实施方式的半导体装置的制造方法的剖面图； 图5是说明本发明实施方式的半导体装置的制造方法的剖面图； 图6是说明本发明实施方式的半导体装置的制造方法的剖面图； 图7是说明本发明实施方式的半导体装置的制造方法的剖面图； 图8是说明本发明实施方式的半导体装置的制造方法的剖面图； 图9是说明本发明实施方式的半导体装置的制造方法的剖面图。 附图标记说明1 N沟道型MOS晶体管2 P型单晶硅衬底3 N型外延层11 栅极电极12 栅极电极 25 电阻体 26绝缘层28 配线层29 配线层具体实施方式
下面，参照图1 ~图3详细说明作为本发明一实施方式的半导体装置。 图1是用于说明本实施方式的半导体装置的剖面图。图2 (A)是用于说明 电阻体和配线层直接连接的构造的平面图。图2 (B)是用于说明电阻体和配 线层经由接触孔连接的构造的平面图。图3是用于说明本实施方式的半导体 装置的剖面图。如图l所示，N沟道型MOS晶体管1主要由P型单晶硅衬底2、 N型外 延层3、 N型埋入扩散层4、作为反向栅极区域使用的P型扩散层5、 6、作为 源极区域使用的N型扩散层7、 8、作为漏极区域使用的N型扩散层9、 10、 槺极电极11、 12构成。N型外延层3形成于P型单晶硅衬底2上。另外，在本实施方式中，表 示在衬底2上形成有一层外延层3的情况，但不限于该情况。例如也可以为 在衬底上面层叠多个外延层的情况。N型埋入扩散层4跨过衬底2及外延层3这两区域形成。如图所示，N 型埋入扩散层4跨过N沟道型MOS晶体管1的形成区域而形成。P型扩散层5形成于外延层3上。在P型扩散层5上，使形成区域重叠 而形成有P型扩散层6。而且，P型扩散层5作为反向栅极区域使用，P型扩 散层6作为反向栅极引出区域使用。而且，位于栅极电极ll、 12下方的P型 扩散层5作为沟道区域使用。
N型扩散层7、 8形成于P型扩散层5。 N型扩散层7、 8作为源极区域使 用。N型扩散层7、 8和P型扩散层6与源极电极23连接，为同一电位。另 外，N型扩散层7、 8也可以在P型扩散层6的周围形成为一环状。N型扩散层9、 10形成于外延层3上。N型扩散层9、 IO作为漏极区域 使用。栅极电极11、 12形成于栅极氧化膜13上面。栅极电极11、 12例如通过 多晶硅膜形成为所希望的膜厚。另外，栅极电极ll、 12也可以形成为一环状。LOCOS (Local Oxidation of Silicon )氧化膜14、 15、 16、 17形成于外延 层3上。在LOCOS氧化膜14、 15、 16、 17的平坦部，其膜厚例如为3000 5000A左右。绝缘层18形成于外延层3上面。绝缘层18由BPSG (Boron Phospho Silicate Glass )膜、PSG (Phospho Silicate Glass )膜等形成。而且，使用公知 的光刻技术，例如利用采用CHF3或CF4系气体的干式蚀刻在绝缘层18上形 成接触孔19、 20、 21。在接触孑L 19、 20、 21内选择性地形成例如由Al - Si膜、Al - Si - Cu膜、 Al-Cu膜等构成的铝合金膜，并形成漏极电极22、 24及源极电极23。漏极 电极22、 24及源极电极23利用与第一层的配线层(未图示)相同的工序形 成。另夕卜，漏极电极22、 24也可以在源极电极23的周围形成为一环状。另 外，在图l所示的剖面中，虽然对向栅极电极ll、 12的配线层没有图示，但 在其它区域与配线层连接。另外，如图所示，电阻体25形成于绝纟彖层26上。电阻体25例如由氮化 钛(TiN)膜形成。绝缘层26形成于绝缘层18上。绝缘层26由TEOS ( Tetra - Ethyl - Orso -Silicate)膜、SOG ( Spin On Glass )膜等形成。第二层配线层27、 28、 29形成于绝缘层26上。配线层27、 28、 29例如 利用由A卜Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜形成。而且， 在电阻体25上，经由配线层28施加高电位例如电源电位，经由配线层29施 力口4氐电4立例长M秦i也电4立。绝缘层30形成于绝缘层26上。绝缘层30由TEOS膜、SOG膜等形成。 而且，绝缘层30覆盖第二层配线层27、 28、 29及电阻体25。第三层配线层31、 32形成于绝缘层30上。配线层31、 32例如利用由A1-Si膜、Al-Si-Cu膜、A1-Cu膜等构成的铝合金膜形成。而且，在绝缘 层30上形成有用于将第二层配线层27和第三层配线层31连接的接触孔33。 接触孔33在形成第三层配线层31、 32时由铝合金膜埋设。氮化硅膜34形成于绝缘层30上。氮化硅膜34覆盖第三层配线层31 、32， 以提高耐湿性等为目的，在绝缘层30上的整个面上形成。如上所述，电阻体25通过在绝缘层26上形成氮化钛(TiN)膜并将其选 择性除去而形成。而且，在绝缘层26上，将电阻体25和配线层28、 29直接 连接。如现有构造，电阻体25和配线层28、 29不通过接触孔连接。具体而言，如图2 ( A)所示，电阻体25和配线层28、 29在绝缘层26 上的同一面连接。因此，如阴影线所示，电阻体25和配线层28、 29具有宽 的接触面积。另外，图2(A)是平面图，但电阻体25和配线层28、 29在电 阻体25的侧面也有接触面积。另一方面，如图2(B)所示，电阻体35和配 线层36、 37经由接触孔38、 39连接。图中未图示，但在电阻体35上形成有 绝缘层，且在绝缘层上形成有配线层36、 37。因此，电阻体35和配线层36、 37的接触面积成为接触孔38、 39的开口面积。即，电阻体25和配线层28、 29具有宽的接触面积，由此可大幅降低电 阻体25和配线层28、 29的4妻触电阻。另外，电阻体25和配线层28、 29不经由接触孔而直接连接，由此电阻 体25可配置于离开外延层3的区域。根据该构造，电阻体25和外延层3的 离开距离Ll变为LOCOS氧化膜17及绝缘层18、 26的厚度。另一方面，例 如利用与N沟道型MOS晶体管1的栅极电极11、 12相同的工序，使用多晶 硅膜也可以形成电阻体(未图示)。在该情况下，由于电阻体配置于LOCOS 氧化膜17上，故电阻体和外延层3的离开距离L2为LOCOS氧化膜17的厚 度。即，通过加宽电阻体25和外延层3的离开距离L,可降低电阻体25和 外延层3的寄生容量。而且可提高半导体装置的高频特性。特别是如图3所示，在三层配线构造的多层配线构造中，可在形成第三 层配线层40、 41、 42的区域形成电阻体43。对于半导体装置的制造方法的说 明在后面进行详细叙述，与电阻体43连接的配线层41、 42通过湿式蚀刻形 成。而且，通过将电阻体43配置于绝缘层30上，电阻体43和外延层3的离 开距离L3变为LOCOS氧化膜17及绝缘层18、 26、 30的厚度。根据该构造, 通过加宽电阻体43和外延层3的离开距离L3,可降低电阻体43和外延层3
的寄生容量。而且，可提高半导体装置的高频特性。另外，电阻体43为氮化钛(TiN)膜，N沟道型MOS晶体管、LOCOS氧化膜17、绝缘膜18、 26、 30等具有与图1所示的构造相同的构造，因此，以上述图l的说明为参考， 在此省略其说明。另外，在本实施方式中，对使用氮化钛(TiN)膜作为电阻体25、 43的 情况进行了说明，但不限于此。例如在湿式蚀刻与电阻体连接的配线层时， 作为电阻体25、 43是不能被蚀刻的材料，使用高溶点金属材料。具体而言， 也可以使用钛(Ti)膜、钽(Ta)膜或氮化钽(TaN)膜。另外，在本实施方 式中，对三层配线构造的多层配线层构造的情况进行了说明，但不限于此。 例如也可以为单层配线构造的情况，或者也可以用于二层配线或四层配线以 上的多层配线构造的情况。而且，形成电阻体25、 43的位置不限于多层配线 构造的中间配线层、最表面的配线层的情况，也可以为第一层的配线层的情 况。另外，在不脱离本发明主旨的范围内可进行各种变更。其次，参照图4~图9详细说明作为本发明一实施方式的半导体装置的制 造方法。图4~图9是用于说明本实施方式的半导体装置的制造方法的剖面 图。另外，图4-图9中对图1所示的半导体装置的制造方法进行说明。首先，如图4所示，准备P型单晶硅衬底2。在衬底2上形成氧化硅膜 51,按照在N型埋入扩散层4的形成区域上形成开口部的方式将氧化硅膜51 选择性地除去。然后，将氧化硅膜51作为掩模使用，利用旋转涂敷法在衬底 2的表面涂敷N型杂质、例如含锑(Sb)的液体源52。然后，使锑(Sb)热 扩散，形成N型埋入扩散层4之后，除去氧化硅膜51及液体源52。其次，如图5所示，使用公知的光刻技术形成P型埋入扩散层53、 54。 然后，在气相外延生长装置的衬托器上配置衬底2，在衬底2上形成N型外 延层3。气相外延生长装置主要由气体供给系统、反应炉、排气系统、控制系 统构成。在本实施方式中，由于使用纵型反应炉，从而可提高外延层的膜厚 的均匀性。利用该外延层3的形成工序中的热处理，N型埋入扩散层4及P 型埋入扩散层53、 54被热扩散。 ';其次，使用公知的光刻技术在外延层3上形成P型扩散层55、 56。然后， 在外延层3的所希望的区域形成LOCOS氧化膜14、 15、 16、 17。其次，如图6所示，在外延层3上形成例如100-200 (A)左右的作为 栅极氧化膜13使用的氧化硅膜。然后，在氧化硅膜上形成例如1000-4000 (A)左右的多晶硅膜。然后，使用公知的光刻技术将多晶硅膜选择性地除去， 形成栅才及电4及11、 12。其次，在作为栅极氧化膜13使用的氧化硅膜上形成光致抗蚀剂57。使用 公知的光刻技术在形成P型扩散层5的区域上的光致抗蚀剂57上形成开口部。 然后，自外延层3的表面以加速电压60 ~卯(keV)、导入量1.0xl014~1.0 xl016(/cm2)离子注入P型杂质、例如硼(B)。然后，将光致抗蚀剂57除 去，进行热扩散，形成P型扩散层5。此时，P型扩散层5利用栅极电极11、 12作为掩模，通过自调整而形成。其次，如图7所示，使用公知的光刻技术在外延层3上形成P型扩散层6。 然后，在作为栅极氧化膜13使用的氧化硅膜上形成光致抗蚀剂58。使用公知 的光刻技术在形成N型扩散层7、 8、 9、 IO的区域上的光致抗蚀剂58上形成 开口部。然后，自外延层3的表面以加速电压90~ 110 (keV)、导入量1.0x 1014-l.Ox 1016 (/cm2)离子注入N型杂质、例如磷(P)。然后，将光致抗蚀 剂58除去，进行热扩散，形成N型扩散层7、 8、 9、 10。其次，如图8所示，在外延层3上堆积例如BPSG膜、PSG膜等作为绝 缘层18。然后，使用公知的光刻技术，通过例如使用了 CHF3或CF4系的气 体的干式蚀刻在绝缘层18上形成接触孔19、 20、 21。在接触孔19、 20、 21 上选择性形成例如由Al - Si膜、A卜Si - Cu膜、Al _ Cu膜等构成的铝合金 膜，并形成漏极电极22、 24及源极电极23。此时，漏极电极22、 24及源极 电极23由与形成第一层配线层(未图示)的工序相同的工序形成。另外，绝 缘层18通过堆积BPSG膜、PSG膜等而实现其表面的平坦性。其次，在绝缘层18上堆积TEOS膜、SOG膜等作为绝缘层26。在绝緣 层26上利用例如喷溅法形成氮化钛(TiN)膜。然后，使用公知的光刻技术 将氮化钛(TiN)膜选择性除去，形成电阻体25，使其位于LOCOS氧化膜 17的形成区域上。然后.，在包含电阻体25上的绝缘层26上，利用例如喷溅 法等形成例如由Al — Si膜、Al - Si - Cu膜、Al - Cu膜等构成的铝合金膜。 然后，使用公知的光刻技术，通过例如使用了 SC-1系的蚀刻剂的湿式蚀刻 将铝合金膜选择性地除去，形成第二层的配线层27、 28、 29。另外，绝缘层 26通过堆积TEOS膜、SOG膜等而实现其表面的平坦性。此时，在电阻体25的形成区域上面，将电阻体25作为蚀刻阻挡膜使用， 形成第二层的配线层28、 29。即，在本实施方式中，在绝缘层26上，不使用
接触孔而直接将电阻体25和配线层28、 29连接。另外，上述蚀刻剂考虑到 构成电阻体25的氮化钛(TiN)膜及构成配线层28、 29的铝合金膜的选择性 而使用。根据该制造方法，在形成第二层配线层27、 28、 29时，可防止电阻 体25过量蚀刻。而且，可防止电阻体25的电阻值的偏差。最后，如图9所示，在绝缘层26上堆积TEOS膜、SOG膜等作为绝缘层 30。然后，使用公知的光刻技术，通过例如使用了 CHF3或CF4系的气体的干 式蚀刻在绝缘层30上形成接触孔33。在绝缘层30上，例如利用喷賊法形成 例如由A1-Si膜、A1-Si-Cu膜、A1-Cu膜等构成的铝合金膜。然后，使 用公知的光刻技术将铝合金膜选择性地除去，形成第三层的配线层31、 32。 此时，也在接触孔33内埋设铝合金膜，将第二层配线层27和第三层配线层 31连接。然后，在第三层的配线层31、 32上面，例如在减压状态下、形成温 度450 。C以下，利用等离子CVD ( Plasma — Enhanced Chemical Vapor Deposition)法在大致整个面上堆积氮化硅膜层34。此时，氮化硅膜34的膜 厚以3000A~ 10000A左右而堆积。另外，绝缘层30通过堆积TEOS膜、SOG 膜等而实现其表面的平坦性。另外，在本实施方式中，对多层配线构造中在形成中间配线层的区域形 成电阻体25的制造方法进行了说明，但不限于此。例如，如图3所示，在多 层配线构造中，即使是在形成最表面的配线层的区域形成电阻体43的情况下， 也能够得到同样的效果。具体而言，通过在形成最表面的配线层时使用上述 蚀刻剂，可防止电阻体43的过量蚀刻。而且，通过加宽电阻体43和外延层3 的离开距离，可降低电阻体上的寄生容量，且可提高半导体装置的高频特性。 另外，在本实施方式中，对使用氮化钛(TiN)膜作为电阻体25的情况进行 了说明，但不限于该情况。例如使用在湿式蚀刻与电阻体连接的配线层时， 作为电阻体25是不被蚀刻的材料，即使用高溶点金属材料。具体而言，也可 以使用钛(Ti)膜、钽(Ta)膜或氮化钛(TaN)膜。另外，在不脱离本发明 主旨的范围内，可进行各种变更。 '
权利要求
1、一种半导体装置，其特征在于，具有半导体层、形成于所述半导体层上的绝缘层、形成于所述绝缘层上的电阻体、与所述电阻体连接的配线层，所述配线层配置于配置有所述电阻体的同一所述绝缘层上。
2、 如权利要求1所述的半导体装置，其特征在于，所述电阻体为金属膜。
3、 如权利要求1或2所述的半导体装置，其特征在于，位于所述电阻 体上的所述配线层通过湿式蚀刻加工。
4、 如权利要求2所述的半导体装置，其特征在于，在所述半导体层上 形成有多层配线构造，所述配线层是配置于所述多层配线构造的最表面的配 线层。
5、 如权利要求2所述的半导体装置，其特征在于，在所述半导体层上 形成有多层配线构造，所述配线层是所述多层配线构造中的任一个配线层。
6、 如权利要求2所述的半导体装置，其特征在于，所述电阻体是钛、 氮化钛、钽或氮化钽。
7、 一种半导体装置的制造方法，其特征在于，具有 形成金属层的工序，其在半导体层上堆积绝缘层，且在所述绝缘层上形成电阻体之后，按照至少覆盖所述电阻体的方式在所述绝缘层上形成构成配 线层的金属层；形成配线层的工序，其按照可对所述电阻体施加两个不同的电压的方式 将所述电阻体作为蚀刻阻挡膜使用，湿式蚀刻所述金属层，形成配线层。
8、 如权利要求7所述的半导体装置的制造方法，其特征在于，具有在 所述半导体层上形成MOS晶体管的工序，在所述MOS晶体管的栅极电极上形成配置有所述电阻体的绝缘层。
9、 如权利要求7所述的半导体装置的制造方法，其特征在于，作为形 成所述电阻体的膜，使用钛、氮化钛、钽或氮化钽。
全文摘要
本发明涉及一种半导体装置及其制造方法，在现有的半导体装置中，由于经由接触孔将电阻体和配线层连接，故存在电阻体和衬底的寄生容量难以降低的问题。在本发明的半导体装置中，由氮化钛(TiN)膜构成的电阻体(25)在绝缘层(26)上直接与配线层(28、29)连接。根据该构造，使电阻体(25)和配线层(28、29)的接触面积增大，并使接触电阻降低。另外，通过加宽电阻体(25)和外延层(3)的离开距离(L1)，可降低电阻体(25)上的寄生容量，且提高半导体装置的高频特性。
文档编号H01L27/06GK101162718SQ20071016298
公开日2008年4月16日 申请日期2007年10月9日 优先权日2006年10月10日
发明者佐藤喜规, 大根尚树, 山前武士 申请人:三洋电机株式会社;三洋半导体株式会社