有较小主动与接触区域的电阻随机存取存储器的制造方法

专利名称：有较小主动与接触区域的电阻随机存取存储器的制造方法
技术领域：
本发明涉及使用相变存储材料的高密度存储元件，相变 存储材料包括硫属化物材料与其他材料。本发明同时涉及制 造此元件的方法。
背景技术：
以相变为基础的存储材料被广泛地运用于读写光盘中。 这些材料具有至少两种固态相，包括如大部分为非晶态的固 态相，以及大体上为结晶态的固态相。激光脉冲用于读写光 盘中，以在两种相中切换，并读取此种材料在相变之后的光 学性质。
如硫属化物及类似材料的这种相变存储材料，可通过施 加其幅度适用于集成电路中的电流，而致使晶相变化。 一般 而言非晶态的特征为电阻高于结晶态，此电阻值可轻易测量 得而用以作为指示。这种特性则引发使用可编程电阻材料以 形成非易失性存储器电路等兴趣，此电路可用于随机存取读 写。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转
变至非晶态(以下称为重置(reset))—般为高电流步骤，其 包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后此 相变材料会快速冷却，抑制相变的过程，使得至少部份相变 结构得以维持在非晶态。理想状态下，致使相变材料从结晶 态转变至非晶态的重置电流幅度应越低越好。欲降低重置所 需的重置电流幅度，可通过减小在存储器中的相变材料元件 的尺寸、以及减少电极与此相变材料的接触面积而实现，因 此可针对此相变材料元件施加较小的绝对电流值而实现较
高的电流密度。
此领域发展的一种方法致力于在集成电路结构上形成 微小孔洞，并使用微量可编程的电阻材料填充这些微小孔
洞。致力于这种微小孔洞的专利包括于1997年11月11
日公布的美国专利第5， 687, 112号"Multibit Single Cell
Memory Element Having Tapered Contact ，，、 发明人为
0vshinky;于1998年8月4日公布的美国专利第5， 789， 277
号"Method of Making Chalogenide [sic] Memory Device"、
发明人为Zahorik等；于2000年11月21日公布的美国专
禾U第6,150,253号"Controllable Ovonic Phase-Change
Semiconductor Memory Device and Methods of Fabricating
the Same"、发明人为Doan等。
在以非常小的尺度制造这些装置、以及欲满足大规模生
产存储装置时所需求的严格工艺参数时，则会遇到问题。在
电阻存储元件中的接点可能占据大量的空间。因此，优选提 供一种存储单元结构，其可减小接点的尺寸，进而使存储单
元的整体尺寸縮小。

发明内容
本发明描述了一种适用于大尺寸集成电路的一种相变 随机存取存储PCRAM元件。本发明所述的技术包括一种存储 元件，其具有侧壁绝缘构件，其长度随着第一间隔层的厚度 而改变。从第二间隔层所形成的第一电极其第一电极长度随 着第二间隔层的厚度而改变，而从第二间隔层所形成的第二 电极其第二电极长度随着第二间隔层的厚度而改变，而第一 与第二电极形成于侧壁绝缘构件的侧壁上。具有导桥宽度的 存储材料导桥具有从第一电极的上表面延伸至第二电极的 上表面，横跨了侧壁绝缘构件的上表面，其中此导桥包括存
储材料。
横跨绝缘壁的电极间路径的路径长度，实质上由第一间隔层的厚度所决定，此绝缘壁由在第一与第二电极的间的侧 壁绝缘构件所形成。此导桥包括可编程电阻材料。对于相变 存储器而言，此导桥所包括的存储材料，例如硫属化物材料 或其他相关材料，具有至少两种可逆的固态相，其可通过施 加电流至此材料或施加电压横跨第一与第二电极而诱发。
存储材料经受可编程电阻的主动体积可以非常微小。以 本发明公开的目的而言，当提到存储单元结构中的"长度"
时，其代表x轴(图3中从左到右)的距离，而对于侧壁间 隔绝缘构件与侧壁电极而言，其长度由用以形成侧壁的第一 电极与间隔层的厚度所决定。在单元结构中的"厚度"指在 y轴的距离(图3中从上到下)，且"宽度"指在z轴的距离 (垂直于图3的纸面)。因此，存储材料的主动体积由侧壁 绝缘构件的长度(x轴)、用以形成导桥的薄膜厚度(y轴)、 以及垂直于导电路径长度的宽度(z轴)、以及用以接触至导 桥的侧壁电极结构的长度(x轴)来决定。第一与第二电极的 长度以及导桥的宽度定义了微小接触区域，此微小接触区域 通过减少接触至电极材料的面积(电极材料具有相当高的导 热性)而改良了导桥的热绝缘效果。此微小接触区域同时用 以集中电流，增加在导桥中的电流密度。所增进的热绝缘效 果与较大的电流密度均改善了单元的重置操作，尤其是针对 具有相变材料导桥的单元而言。
在实施例所使用的技术中，电极结构的长度以及用以形 成导桥的存储材料薄膜的厚度，由薄膜厚度所定义，但并不 受限于用以形成此存储单元的光刻工艺。选择性地，导桥的 宽度亦小于特别用来图案化本发明材料层的光刻工艺的最 小特征尺寸F。在一实施例中，此导桥的宽度利用光刻胶修 剪技术而定义，其中使用掩模图案以在芯片上定义光刻胶结 构，此芯片具有最小特征尺寸F。在本例中，无论是使用GST
或电阻薄膜，此导桥的宽度与厚度优选越窄、越薄越好，进 而产生优选的功率消耗效果。同时，亦可使用其他技术以在集成电路上的一层中形成材料窄线。因此，可以轻易地制造 相变存储单元，其具有简单结构与非常小的重置电流、以及 低功率消耗。
在本发明所述技术的某些实施例中，提供存储单元阵 列。在此阵列中，多个电极构件以及位于电极构件间的绝缘 侧壁构件，在集成电路上形成了平面介面。横跨电极间的侧 壁间隔绝缘构件的相对应的多个薄膜导桥，在电极层的上表 面上形成了存储元件以及侧壁间隔绝缘构件。从第一电极穿 越侧壁间隔绝缘构件上表面的薄膜导桥而到达第二电极的 电流路径，由此阵列中的每一存储单元所建立。
在本发明中，位于集成电路上的电极层下的电路，可利 用公知的用以形成逻辑电路与存储阵列电路的技术而形成，
例如互补金属氧化物半导体(CMOS)技术。
同吋，在本发明的阵列实施例中，电极层上的电路包括 了多个位线。在本发明所述的位线位于电极层上的实施例 中，电极层中作用为存储单元的第二电极的电极构件被共 用，使得单一位线接触到多个第二电极并因此接触到多个存 储单元。此外，在本发明一实施例中，多个位线中的位线， 沿着阵列中的行而排列，且在相对应行中的两个相邻存储单 元共用一接点结构，以接触此第二电极。
本发明同时公开一种用以制造存储元件的方法。第一电 介质层沉积于存储共同源极阵列结构之上。导电层(具有如 氮化钛等材料)形成于第一电介质层之上，且第二电介质层 形成于此导电层之上。此第二电介质层与导电层被图案化， 并排列在接近第一接触漏极栓塞的上表面的中心处、并接近 第二接触漏极栓塞的上表面的中心处。具有氮化钛等电极材 料的第一电极垂直地延伸，且形成于经图案化的第二电介质 层与导电层的右侧壁上。侧壁绝缘构件具有第一侧壁表面与 第二侧壁表面，其中此侧壁绝缘构件的第一侧壁表面接触至 第一电极的侧壁。通过沉积电极层于侧壁绝缘构件的上表面
上、以及绝缘构件的第二侧壁上，接着各向同性地蚀刻电极 层，则可形成第二电极层。存储材料导桥形成于第一电极与 第二电极之间、绝缘侧壁间隔层的上表面之上。此导桥包括 一块存储材料，其接触至第一电级的上表面以及第二电极的 上表面，以在第一电极与第二电极之间定义电极间路径，其 路径长度由绝缘侧壁间隔层的厚度所定义。
优选地，本发明减少了散失的热量以及操作电流，并在 电极与可编程电阻存储材料之间使用了较小的接触面积，同 时在两电极间设置了较薄的电介质材料。
以下详细说明本发明的结构与方法。本发明内容说明章 节目的并非在于定义本发明。本发明由权利要求所定义。本 发明的所有实施例、特征、目的及优点等将可透过下列说明、 权利要求及附图获得充分了解。


图1示出本发明的双稳态电阻随机存取存储阵列； 图2示出本发明一实施例的集成电路的简化方块图； 图3A示出本发明一实施例的简洁存储单元结构，其包
括侧壁绝缘构件，此绝缘构件分隔了第一电极与第二电极； 图3B示出了示例电流路径，其流经本发明的简洁存储
单元结构；
图4根据本发明示出制造双稳态电阻随机存取存储器工 艺的第一步骤的剖面图，其显示在存储共同源极阵列晶体管 结构中形成一部分存储阵列；
图5根据本发明示出制造双稳态电阻随机存取存储器工 艺的第二步骤的剖面图，其显示在存储共同源极阵列晶体管 结构之上形成第一氮化硅层；
图6根据本发明示出制造双稳态电阻随机存取存储器工 艺的第三步骤的剖面图，其沉积氮化钛层与第二氮化硅层；
图7根据本发明示出制造双稳态电阻随机存取存储器工
艺的第四步骤的剖面图，其图案化第二氮化硅层与氮化钛
层；
图8根据本发明示出制造双稳态电阻随机存取存储器工 艺的第五步骤的剖面图，其在第二氮化硅层与氮化钛层的侧 壁上形成柱状结构；
图9根据本发明示出制造双稳态电阻随机存取存储器工 艺的第六步骤的剖面图，其沉积并蚀刻电介质侧壁隔离物；
图10根据本发明示出制造双稳态电阻随机存取存储器 工艺的第七步骤的剖面图，其蚀刻氮化硅层；
图11根据本发明示出制造双稳态电阻随机存取存储器 工艺的第八步骤的剖面图，其沉积氮化钛；
图12根据本发明示出制造双稳态电阻随机存取存储器 工艺的第八步骤的剖面图，其进行各向同性蚀刻以形成钛侧 壁隔离物；
图13根据本发明示出制造双稳态电阻随机存取存储器 工艺的第九步骤的剖面图，其沉积氧化物层并进行化学气相 沉积；
图14根据本发明示出制造双稳态电阻随机存取存储器 工艺的第十步骤的剖面图，其沉积并蚀刻可编程电阻材料；
图15根据本发明示出制造双稳态电阻随机存取存储器 工艺的第十一步骤的剖面图，其沉积金属层间电介质层，并 进行化学机械研磨；
图16-18根据本发明示出制造双稳态电阻随机存取存储 器工艺的第十二至十四步骤的剖面图，其制造连接至位线与 周边元件之间的内连接。
具体实施例方式
以下参照图18描述本发明的结构实施例与方法。可以 了解的是，以下描述并非用以将本发明限制于所公开的实施 例，且本发明可以使用其他特征、元件、方法与实施例而实 施。在不同实施例中的类似元件将以相似的标号指定。
请参照图1，其示出存储阵列100的示意图，其依据后 述的方法而实施。在图1的示意图中，共同源极线128、字 线123与124大致上沿着Y轴平行而排列。位线141与142 大致上沿着X轴平行排列。因此，在方块145中的Y解码器 与字线驱动器，耦合到字线123, 124。在方块146中的X解 码器与一组感测放大器，耦合到位线141与142。共同源极 线128耦合到存取晶体管150、 151、 152、 153的源极端。 存取晶体管150的栅极耦合到字线123。存取晶体管151的 栅极耦合到字线124。存取晶体管152的栅极耦合到字线 123。存取晶体管153的栅极耦合到字线124。存取晶体管 150的漏极耦合到存储单元135的底电极构件132，此存储 单元具有顶电极构件134以及底电极构件132。顶电极构件 134耦合到位线141。从图中可见，共同源极线128被两列 存储单元所共用，在此图中一列排列于轴方向。在其他实施 例中，这些存取晶体管可被二极管、或其他结构所取代，这 些结构可控制电流以在存储阵列中选定用以读取与写入数 据。
如图2所示，其根据本发明一实施例，显示集成电路200 的简化方块图。此集成电路275在半导体基板上包括存储阵 列，其利用双稳定随机存取存储单元而实施。列解码器261 耦合到多个字线262，字线沿着存储阵列260中的各列而设 置。 一行解码器263耦合到多个位线264，位线沿着存储阵 列260中的脚位而设置，以从存储阵列的存储单元中读取并 编程数据。位址经由总线265而提供至行解码器263与列解 码器261。在方块266中的感测放大器与数据输入结构，经 由数据总线267而耦合到行解码器263。数据从集成电路275 的输入/输出端口、或集成电路内部与外部的其他数据来源， 而经由数据输入线271以将数据传输至方块266中的数据输 入结构。在所示出的实施例中，其他电路274包括在此集成
电路275中，例如通用处理器或专用应用电路、或可提供单 芯片系统功能的模块组合，其由薄膜保险丝双稳态电阻随机 存取存储单元阵列所支持。数据从方块266中的感测放大器、 经由数据输出线272、而传输至集成电路275的输入/输出端 口或其他位于集成电路275内部或外部的数据目的地。
在本实施例中，使用偏压安排状态器269的控制器，控 制所施加的偏压安排供应电压268，例如读取、编程、擦除、 擦除确认、与编程确认电压。此控制器可使用本领域公知的 专用逻辑电路而实施。在一替代实施例中，此控制器包括通 用处理器，此通用处理器可安排于同一集成电路上，而此集 成电路执行电脑程序以控制此元件的操作。在另一实施例 中，可使用专用逻辑电路与通用处理器的结合，以实施此控 制器。
图3A示出了简洁存储单元结构300，其包括侧壁绝缘构 件310，此绝缘构件分隔了第一电极320与第二电极330。 导桥340的下表面延伸横跨第一电极320的上表面、侧壁绝 缘构件310的上表面、以及第二电极330的上表面。此导桥 340包括存储材料，例如可编程电阻材料。侧壁绝缘构件340 垂直地延伸并提供一窄沟以分隔第一电极320与第二电极 330。侧壁绝缘构件310具有第一侧壁绝缘长度ts，其介于 第一侧壁与第二侧壁之间，并以双箭号312表示。第一电极 320具有一侧壁接触至侧壁绝缘构件310的第一侧壁，并具 有第一电极长度t"由双箭号322所代表。第二电极330具 有一侧壁接触至侧壁绝缘构件310的第二侧壁，并具有第二 电极长度(t2)，由双箭号332所代表。
第一与第二电极320、 330以及侧壁绝缘构件包括了薄 膜侧壁结构。如图所示，第一与第二电极320、 330包括有 上表面324、 334接触至导桥340的电极接触区域，此区域 实质上由导桥的宽度以及电极的长度322、 332所定义。电 极的长度由电极层的厚度所定义。相似地，侧壁绝缘构件310
具有上表面314，且导桥340具有主动区域350，其由虚线 所代表，大致上为侧壁绝缘构件310的长度。导桥340的主 动区域350代表存储材料的主动体积，其在存储器的编程与 重置时切换状态。存储材料导桥340位于电极层320, 330的 平坦上表面324、 334、以及侧壁绝缘构件310的平坦上表面 314之上，使得第一电极320与导桥340之间的接触、以及 第二电极330)与导桥340之间的接触，位于导桥的底侧。
存储材料中经受可编程电阻的主动体积(亦即主动区域 350)可以相当微小，其由侧壁绝缘构件的长度所定义，其 为沉积层的厚度以及蚀刻工艺的结果。在特定实施例中，侧 壁绝缘构件为电介质材料圆环或柱状结构，沉积于栓塞的侧 壁上，其由牺牲材料所构成，其形成方式类似于栅极侧壁， 此技术在金属氧化物半导体场效应晶体管制造技术中为公 知。用以形成导桥340的电极结构的长度(其亦是利用侧壁 技术而形成)、侧壁绝缘构件的长度、以及存储材料层的厚 度，在此技术的实施例中由薄膜厚度所定义，且并不限于用 以形成此存储单元的最小特征尺寸F。在特定实施例中，导 桥的宽度也是小于用以图案化本发明材料层的光刻工艺的 最小特征尺寸。在一实施例中，导桥的宽度利用光刻胶修剪 技术而定义，此技术中使用掩模图案以定义光刻胶结构于芯 片上，此结构具有最小特征尺寸F，之后利用各向同性蚀刻 以使其特征尺寸小于F。经修剪的光刻胶结构接着被用来光 刻转移此较窄图案到存储材料层上。同时，其他技术亦可用 来形成窄材料线于集成电路的一层上。因此，具有简单结构 的相变存储单元可实现非常微小的重置电流以及低功率消 耗，并且其制造方式相当容易。在此实施例中，导桥的宽度 与厚度，无论是使用GST或电阻薄膜，优选越窄、越薄越好，
进而提供优选的功率消耗。
操作中，电流路径(电极间路径)从第一电极320穿过
导桥340的主动区域350，而到达第二电极330，此路径由
存储单元结构所形成。存取电路可以利用多种组态而被用来
接触第一电极320以及第二电极330，以控制存储单元的操 作，使得其可被编程以设定导桥340于可编程电阻值而指定 数据数值。举例而言，利用含硫属化物的相变存储材料，此 存储单元可被设定至相当高的电阻态与相当低的电阻态，其 中此导桥在电流路径中的至少一部份为非晶态，而导桥在电 流路径中的全部或大部分则为结晶态。
单元300的主动区域，为相变存储单元中、材料被诱发 以在至少两个固态相中切换的区域。可以理解的是，在所示 结构中，此主动区域可以制造得非常微小，减少用以诱发相 变所需要的电流幅度。
存储单元的实施例包括以相变为基础的存储材料作为 导桥，包括以硫属化物为基础的材料与其他材料。硫属化物 包括下列四种元素的任意一种氧(0)、硫(S)、硒(Se)、 以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物
包括将一硫属元素与一更为正电性的元素或自由基结合而 得。硫属化合物合金包括将硫属化合物与其他物质如过渡金 属等结合。硫属化合物合金通常包括一个以上选自元素周期 表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属 化合物合金包括下列元素中一个以上的化合物锑(Sb)、 镓(Ga)、铟(In)、以及银(Ag)。许多以相变为基础的存 储材料已经被描述于技术文件中，包括下列合金镓/锑、 铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/ 硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、 锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中， 可以尝试大范围的合金成分。此成分可以下列特征式表示 TeaGebSb,(a+b)。 一位研究员描述了最有用的合金为，在沉积 材料中所包含的平均碲浓度远低于70%，典型地低于60%， 并在一般形式合金中的碲含量范围从最低23%至最高58%， 且优选介于48%至58%的碲含量。锗的浓度高于约5%，且其
在材料中的平均范围从最低8%至最高30%， 一般低于50%。 优先地，锗的浓度范围介于8%至40%。在此成分中所剩下的 主要成分则为锑。上述百分比为原子百分比，其为所有组成 元素加总为100%。 (Ovshinky '112专利，栏10 U)由另 一研究者所评估的特殊合金包括Ge2Sb2Te5、 GeSb2Te4、以及 GeSb4Te7 。 ( Noboru Yamada ， " Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording", 5， J微pp. 28-37 (1997))更一般地， 过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂 (Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成 相变合金其具有可编程的电阻性质。可使用的存储材料的特 殊范例，如0vshinsky ' 112专利中栏11-13所述，其范例 在此列入参考。由另 一 研究者所评估的特殊合金包括 Ge2Sb2Te5 、 GeSb2Te4 、 以及 GeSb4Te7 。
( Noboru Yamada ，
"Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording" ， 5"， pp. 28-37 (1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍
(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，
可与锗/锑/碲结合以形成相变合金其具有可编程的电阻性 质。可使用的存储材料的特殊范例，如0vshinsky <112专 利中栏11-13所述，其范例在此列入参考。
相变合金能在此单元主动通道区域内依其位置顺序在 材料为一般非晶状态的第一结构状态与为一般结晶固体状 态的第二结构状态之间切换。这些材料至少为双稳定态。此 词汇"非晶"用以指相对较无次序的结构，其较之单晶更无 次序性，而带有可检测的特征如较之结晶态更高的电阻值。 此词汇"结晶态"用以指相对较有次序的结构，其较之非晶 态更有次序，因此具有可检测的特征例如比非晶态更低的电 阻值。典型地，相变材料可电切换至完全结晶态与完全非晶 态之间所有可检测的不同状态。其他经受非晶态与结晶态的
改变而影响的材料特征包括，原子次序、自由电子密度、以 及活化能。此材料可切换成为不同的固态、或可切换成为由 两种以上固态所形成的混合物，提供从非晶态至结晶态之间 的灰阶部分。此材料中的电性质亦可能随之改变。
相变合金可通过施加电脉冲而从一种相态切换至另一 相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变 材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾 向于将相变材料的相态改变成大体为结晶态。在较短、较大 幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同 时够短因此可以防止原子再次排列成结晶态。在没有不适当 实验的情形下，可决定特别适用于特定相变合金的适当脉冲
量变曲线。在本文的后续部分，此相变材料以GST代称，同 时吾人亦需了解，亦可使用其他类型的相变材料。在本文中 所描述的一种适用于PCRAM中的材料为Ge2Sb2Te5。
可用于本发明其他实施例中的其他可编程的存储材料 包括，掺杂&的GST、 GexSby、或其他以不同结晶态转换来 决定电阻的物质；PrxCayMn03、 PrSr~Mn03、 ZrOx、 TiOx、 NiOx、 WOx、经掺杂的SrTi03或其他利用电脉冲以改变电阻状态的材 料；或其他使用电脉冲以改变电阻状态的物质； TCNQ (7，7，8，8-tetracyanoquinodimethane) 、 PCBM (methanofullerene 6，6-phenyl C61-butyric acid methyl ester) 、 TCNQ-PCBM、 Cu-TCNQ、 Ag-TCNQ、 C6。-TCNQ、以其他 物质惨杂的TCNQ、或包括有以电脉冲而控制的双稳定或多稳
定电阻态的任何其他聚合物材料。
接着简单描述四种电阻存储材料。第一种为硫属化物材
料，例如GexSbyTez，其中x : y : z = 2 : 2 : 5 ，或其他成分为x:
0 5; y: 0 5; z: 0 10。以氮、硅、钛或其他元素掺杂
的GeSbTe也可被使用。
一种用以形成硫属化物材料的示例方法，为利用PVD溅
射或磁控溅射方式，其反应气体为氩气、氮气、及/或氦气、
压力为1 mTorr至100 mTorr。此沉积步骤一般在室温下进 行。长宽比为1 5的准直器(collimater)可用以改良其填 入效率。为了改善其填入效率，亦可使用数十至数百伏特的 直流偏压。另一方面，同时合并使用直流偏压以及准直器也 是可行的。
可以选择性地在真空中或氮气环境中进行沉积后退火 处理，以改良硫属化物材料的结晶态。此退火处理的温度典 型地介于IO(TC至400°C ,而退火时间则少于30分钟。
硫属化物材料的厚度随着单元结构的设计而定。 一般而 言，硫属化物的厚度大于8 nm者可以具有相变特性，使得 此材料展现至少双稳定的电阻态。
第二种适合用于本发明实施例中的存储材料为巨磁电 阻(CMR)材料，例如PrxCayMn03，其中x:y = 0.5:0.5,或其 他成分为x: 0 1; y: 0 1。包括有锰氧化物的巨磁电阻材
料亦可被使用。
用以形成巨磁电阻材料的示例方法，为利用PVD溅射或 磁控溅射方式，其反应气体为氩气、氮气、氧气、及/或氦 气、压力为1 mTorr至100 mTorr。此沉积步骤的温度可介 于室温至600°C，视后处理条件而定。长宽比为1 5的准直 器(collimater)可用以改良其填入效率。为了改善其填入效 率，亦可使用数十至数百伏特的直流偏压。另一方面，同时 合并使用直流偏压以及准直器亦是可行的。可施加数十高斯 (Gauss)至l特斯拉(tesla， 10， 000高斯)之间的磁场，以
改良其磁结晶态。
可以选择性地在真空中、氮气环境中、或氧气/氮气混 合环境进行一沉积后退火处理，以改良巨磁电阻材料的结晶 态。此退火处理的温度典型地介于40(TC至60CTC,而退火 时间则少于2小时。
巨磁电阻材料的厚度随着存储单元结构的设计而定。厚 度介于10 nm至200 nm的巨磁电阻材料，可被用作为核心
材料。YBCO(YBACu03， 一种高温超导体材料)缓冲层通常被用 以改良巨磁电阻材料的结晶态。此YBCO的沉积在沉积巨磁 电阻材料之前进行。YBC0的厚度介于30 nm至200 nm。
第三种存储材料为双元素化合物，例如NixOy、 TixOy、 AlxOy、 Wx0,、 ZnxOy、 ZrxOy、 CuxOy等，其中x : y二 0. 5 :0. 5 ，或 其他成分为x: 0 1; y: 0 1。用以形成此存储材料的示例 方法，利用PVD溅射或磁电管溅射方式，其反应气体为氩气、 氮气、及/或氦气、压力为1 mTorr至100 mTorr，其靶金属 氧化物为如NixOy、 TixOy、 AlxOy、 WxOy、 Znx0" ZrxOy、 CuxOy 等。此沉积步骤一般在室温下进行。长宽比为1 5的准直 器可用以改良其填入效率。为了改善其填入效率，也可使用 数十至数百伏特的直流偏压。若有需要时，同时合并使用直 流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环 境中进行沉积后退火处理，以改良金属氧化物内的氧原子分 布。此退火处理的温度典型地介于400。C至600°C，而退火 时间则少于2小时。
一种替代性的形成方法利用PVD溅射或磁电管溅射方 式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦 气/氧气、氦气/氮气/氧气等，压力为1 mTorr至100mTorr， 其靶金属氧化物为如Ni、 Ti、 Al、 W、 Zn、 Zr、 Cu等。此沉 积步骤一般在室温下进行。长宽比为1 5的准直器可用以 改良其填入效率。为了改善其填入效率，也可使用数十至数 百伏特的直流偏压。若有需要时，同时合并使用直流偏压以 及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环 境中进行沉积后退火处理，以改良金属氧化物内的氧原子分 布。此退火处理的温度典型地介于400。C至600°C，而退火 时间则少于2小时。
另一种形成方法，为使用高温氧化系统(例如高温炉管
或快速热处理(RTP)系统)进行氧化。此温度介于20(TC至 70(TC、以纯氧或氮气/氧气混合气体，在压力为数mTo]rr至 一大气压下进行。进行时间可从数分钟至数小时。另一氧化 方法为等离子体氧化。无线射频或直流电压源等离子体与纯 氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在 压力为1 mTorr至lOO mTorr下进行金属表面的氧化，例如 Ni、 Ti、 Al、 W、 Zn、 Zr、 Cu等。此氧化时间从数秒钟至数 分钟。氧化温度从室温至约300°C，视等离子体氧化的程度 而定。
第四种存储材料为聚合物材料，例如掺杂有铜、碳六十、 银等的TCNQ，或PCBM-TCNQ混合聚合物。 一种形成方法利用 热蒸发、电子束蒸发、或分子束外延系统(MBE)进行蒸发。 固态TCNQ以及掺杂物丸在一单独室内进行共蒸发。此固态 TCNQ以及掺杂物丸置于钨舟或钽舟或陶瓷舟中。接着施加一 大电流或电子束，以熔化反应物，使得这些材料混合并沉积 于晶圆之上。此处并未使用反应性化学物质或气体。此沉积 作用在压力为1(TTorr至10—'。Torr下进行。晶圆温度介于 室温至200°C。
可以选择性地在真空中或氮气环境中进行沉积后退火 处理，以改良聚合物材料的成分分布。此退火处理的温度典 型地介于室温至30(TC之间，而退火时间则少于1小时。
另一种用以形成一层以聚合物为基础的存储材料的技 术，使用旋转涂布机与经掺杂的TCNQ溶液，转速低于1000
rpm。在旋转涂布之后，此晶圆静置(典型地在室温下，或 低于200。C的温度)足够时间以利固态的形成。此静置时间 可介于数分钟至数天，视温度以及形成条件而定。
图3B示出了示例电流路径，其流经此简洁存储单元结 构300。示例电流路径360沿着图中的箭号从钨栓塞370流 经第二电极330、导桥340、第一电极320、并流经氮化钛层 380。第一侧壁绝缘长度ts 312在宽度中显示了相当小的空间390以分隔第一电极320与第二电极330。第一电极长度 322 t,定义了相当小的接点392，其接触至导桥340。第二电 极长度t2 322定义了相当微小的接点394,其接触至导桥 340。
后续关于制造双稳态电阻随机存取存储器300的方法， 参考图4-18。图4为制造双稳态电阻随机存取存储器第一步 骤的剖面图，其在存储共同源极阵列晶体管结构400中形成 一部分制造的存储阵列。此双稳态电阻随机存取存储器形成 于半导体基板410之上。第一与第二晶体管420,422 (在某 些应用中通常被指称为"存取晶体管")具有共同源极接点 430。第一漏极接点440，与第二漏极接点442，在一特定实 施例中均为钨栓塞，并且此二者耦合到基板中的n+掺杂区 域，然而这两个漏极接点也可为其他金属或导体，例如经惨 杂的硅或硅化物、或导电材料的组合物。
栅极450,452形成导电通道，导电通道根据施加至栅极 的电气信号而电连接至源极接点430以及漏极接点440,442， 此在场效应晶体管操作的领域中为公知。周边接点460相似 于其他接触栓塞。绝缘材料470a-470d分隔了接点 460， 440， 442， 460以及栅极450,452。绝缘材料470a_470d 以及栓塞430， 440， 442, 460已经被平坦化以形成适用于后续 工艺的表面480，这也为半导体工艺领域中所公知。在一特 定实施例中，此半导体利用公知CMOS工艺技术而被加工至 该步骤，而公知CMOS工艺技术可能包括其他特征，但在此 为了说明的简洁则予以省略。
图5根据本发明示出制造双稳态电阻随机存取存储器工
艺的第二步骤的剖面图，其显示在存储共同源极阵列晶体管 结构400之上形成第一电介质层510，第一电介质层包括如
氮化硅等材料。第一电介质层510沉积于存储共同源极阵列 晶体管结构400之上，其厚度介于约100埃至约1000埃之 间。图6根据本发明示出制造双稳态电阻随机存取存储器工 艺的第三步骤的剖面图，其沉积如氮化钛层的导电层610与 第二电介质层620,第二电介质层包括如氮化硅等材料。导 电层610位于第一电介质层510之上。导电层610的示例厚 度介于约100埃至约1000埃。在一实施例中，层510与620 由同一材料所构成，且其厚度相同，以获得优选的工艺控制。
图7根据本发明示出制造双稳态电阻随机存取存储器工 艺的第四步骤的剖面图，其图案化第二电介质层620与氮化 钛层610。第二电介质层620以及氮化钛层610的每一侧经 过图案化，以形成长度较短的第二电介质层620a于长度较 短的导电层610a之上。第二电介质层620与氮化钛层610 的蚀刻工艺停止于第一氮化硅层510的上表面。长度较短的 第二电介质层620a以及导电层610a具有左边缘，其凸出于 漏极接点440之上，并排列在接近漏极接点440的上表面的 中心处。长度较短的第二电介质层620a以及导电层610a的 右边缘凸出于漏极接点442的一部份之上，并排列在接近漏 极接点442的上表面的中心处。
图8根据本发明示出制造双稳态电阻随机存取存储器工 艺的第五步骤的剖面图，其形成柱状结构于第二电介质层 620a与导电层610a的侧壁上。钛衬垫沉积于第二电介质层 620a与导电层610a的侧壁上，并位于第一氮化硅层510的 上表面之上、且位于第二电介质层620a的上表面之上。钛 衬垫被蚀刻以形成第一柱状结构810与第二柱状结构820。 第一柱状结构810具有侧壁表面，其接触至第二电介质层 620a的左侧壁621以及钛层610a的左侧壁611。第一柱状 结构810通过其接触至第二电介质层620a的侧表面以及接 触至第一氮化硅层510的底面而建立了电连接。第二柱状结 构820具有一侧壁表面，其接触至第二电介质层620a的右 侧壁以及钛层610a的右侧壁612。第二柱状结构820利用其 接触至第二电介质层620a的侧表面以及接触至第一氮化硅 层510的底面，而建立电连接。第一与第二柱状结构810、 820的适合材料包括氮化硅。柱状结构810、 820的厚度典型 地介于50埃至500埃之间；然而，此数值仅用以举例。
图9根据本发明示出制造双稳态电阻随机存取存储器工 艺的第六步骤的剖面图，其沉积并蚀刻侧壁绝缘构件(也称 为电介质侧壁隔离物)910、 920。电介质层沉积于第二电介 质层620a之上、第一与第二柱状结构810、 820以及第一电 介质层510的侧壁之上。电介质层被蚀刻以形成侧壁绝缘构 件910以及侧壁绝缘构件920。第一与第二侧壁绝缘构件 910、 920可以利用如氧化物等材料而形成，且其厚度介于约 50埃至约500埃之间。
图10根据本发明示出制造双稳态电阻随机存取存储器 工艺的第七步骤的剖面图，其蚀刻氮化硅层。在一特定实施 例中，第一电介质层510以及电介质层610a的厚度相同或 实质上相同，使得此蚀刻工艺可以同时移除第一电介质层 510以及电介质层620a。如图10所示，位于导电层610a之 上且具有上表面1010的第二电介质层620a被移除，而第一 电介质层510延伸至侧壁绝缘构件910之上的左侧部分、以 及延伸至第二电介质侧壁隔离物920之上的右侧部分也被移 除。
图11根据本发明示出制造双稳态电阻随机存取存储器 工艺的第八步骤的剖面图，其沉积氮化钛。包括有氮化钛的 第一与第二柱状结构810、 820，在图8中形成。在本步骤中， 氮化钛1110沉积并横跨氮化钛610a的上与侧表面、第一柱 状结构810、侧壁绝缘构件910、第二柱状结构820、第二电 介质侧壁隔离物920、以及存储共同源极阵列晶体管结构。 用以形成氮化钛层1110的示例厚度，介于约50埃至500埃 之间。
图12根据本发明示出制造双稳态电阻随机存取存储器 工艺的第八步骤的剖面图，其进行各向同性蚀刻以形成钛侧 壁隔离物(第二电极)1210、 1220。各向同性(在所有方向
均相同)蚀刻移除了位于氮化钛层610a、第一与第二电介质 侧壁隔离物910、 920以及存储共同源极阵列晶体管结构400 之上的氮化钛，留下钛侧壁隔离物(第二电极)1210、 1220。 第二电极1210包括底表面接触至漏极接点442。如图7所示， 縮减长度的第二电介质层620a以及縮减长度的导电层610a 的右边缘，排列于接近漏极接点442的上表面的中心处，允 许了第二电极1210被置于漏极接点442之上，并与漏极接 点接触。
图13根据本发明示出制造双稳态电阻随机存取存储器 工艺的第九步骤的剖面图，其沉积氧化物层1310并进行化 学气相沉积。氧化物层1310被沉积以填满存储共同源极阵 列晶体管结构400，且氧化物层1310的上表面被研磨。研磨 工艺的实施例包括化学机械研磨工艺，接着进行毛刷清洁、 以及液体或气体清洁程序，如本领域所公知。
图14根据本发明示出制造双稳态电阻随机存取存储器 工艺的第十步骤的剖面图，其沉积并蚀刻可编程电阻材料。 此词汇"可编程电阻材料"也称为电阻薄膜。可编程电阻材 料层沉积于氧化物层1310之上，接着蚀刻此可编程电阻材 料层以形成第一可编程电阻材料区块1410以及第二可编程 电阻材料区块1420。蚀刻工艺将第一与第二可编程电阻材料 区域1410、 1420两侧的可编程电阻材料移除。
图15根据本发明示出制造双稳态电阻随机存取存储器 工艺的第十 一 步骤的剖面图，其沉积金属层间电介质层 (IMD)，并进行化学机械研磨(CMP)。金属层间电介质层1510 形成于第一与第二可编程电阻材料区块1410、 1420、以及氧 化物层1310之上。接着进行化学机械研磨步骤，以形成金 属层间电介质层1510的平坦化表面1520。
第16-18图根据本发明示出制造双稳态电阻随机存取存 储器工艺的第十二至十四步骤的剖面图，其制造连接至位线 与周边元件之间的内连接。位线开口 (pocket) 1610以及周
边开口 1620 (位于金属间电介质层1510中)的图案化，示 出于图16中。图17示出了通孔1710、 1720的多开口图案 化步骤。通孔1810的第一开口具有顶端与底端，顶端延伸 至位线开口 1710的下表面，而底端延伸至氮化钛层610a的 上表面。通孔1810的第二开口具有顶端与底端，顶端延伸 至周边开口 1720的下表面，底端则延伸至周边接触栓塞460 的上表面。例如铜等导电材料1910，沉积于通孔1810的第 一开口以及位线开口 1710中，而例如铜等导电材料1920则 沉积于通孔1820的第二开口以及周边开口 1720中，如图18 所示。
对于相变随机存取存储元件的制造、元件材料、使用、 以及操作等额外信息，请参照美国专利申请第11/155,067 号《'Thin Film Phase Change RAM and Manufacturing Method"，其申请日为2005年6月17日，其申请人与本申 请相同，且该申请列为本申请参考。
虽然本发明已参照优选实施例来加以描述，应该了解的 是，本发明并未受限于其详细描述内容。替换方式及修改已 在先前描述中所建议，并且其他替换方式及修改样式将为本 领域技术人员所想到。特别地，根据本发明的结构与方法， 所有具有实质上相同于本发明的构件结合而实现与本发明 实质上相同结果的都不脱离本发明的精神范畴。因此，所有 这种替换方式及修改样式将落在本发明的所附权利要求及 其均等物所界定的范畴之中。任何在前文中提及的专利申请 以及印刷文本，均列为本申请的参考。
权利要求
1、一种用以制造存储元件的方法，包括形成第一电介质层，在所述第一电介质层上导电层，以及在所述导电层上第二电介质层；图案化所述第二电介质层与所述导电层，其具有第一边缘，所述第一边缘实质上对准接近至导电栓塞的上表面的中心，所述第二电介质层与所述导电层具有第一侧壁；形成第一电极，其垂直地延伸且具有第一侧壁表面与第二侧壁表面，所述第一电极的所述第一侧壁表面与所述第二电介质层和所述导电层的所述第一侧壁接触；形成侧壁绝缘构件，其具有第一侧壁表面与第二侧壁表面，所述侧壁绝缘构件的所述第一侧壁表面与所述第一电极的所述第二侧壁表面接触；形成第二电极，其垂直地延伸且具有侧壁表面，其与所述侧壁绝缘构件的所述第二侧壁表面接触，所述第二电极通过沉积电极层在所述侧壁绝缘构件的上表面上、以及所述侧壁绝缘构件的所述第二侧壁上，并各向同性地蚀刻所述电极层而形成；以及形成存储材料导桥于所述第一电极与所述第二电极之间，并横跨所述侧壁绝缘构件的上表面处，所述导桥包括一块存储材料接触所述第一电极的上表面与所述第二电极的上表面，以在所述第一电极与所述第二电极之间定义电极间路径，所述路径的长度由所述绝缘侧壁构件的厚度所定义。
2、 如权利要求1所述的方法，在形成所述第一电介质 层之前还包括形成存储共同源极阵列结构，其中所述第一电 介质层形成在所述存储共同源极阵列结构上。
3、 如权利要求1所述的方法，其中所述图案化步骤包 括图案化所述第二电介质层与所述导电层，并实质上停止在 所述第一电介质层的上表面。
4、 如权利要求1所述的方法，其中所述第一电极包括 氮化钛。
5、 如权利要求1所述的方法，其中所述侧壁绝缘构件 的形成步骤包括沉积并蚀刻所述侧壁绝缘构件。
6、 如权利要求1所述的方法，在所述侧壁绝缘构件的 形成步骤之后，还包括利用第一蚀刻剂蚀刻所述图案化的第 二电介质层。
7、 如权利要求6所述的方法，在所述第二电极的形成 步骤之后，还包括沉积电介质填充在所述导电层上、以及邻 近所述第二电极的侧壁表面上。
8、 如权利要求1所述的方法，其中所述第一电极的厚 度介于约50埃至500埃之间。
9、 如权利要求1所述的方法，其中所述侧壁绝缘构件 包括氧化物。
10、 如权利要求l所述的方法，其中所述侧壁绝缘构件 的厚度介于约50埃至500埃之间。
11、 如权利要求l所述的方法，其中所述第二电极的厚 度介于约50埃至500埃之间。
12、 如权利要求l所述的方法，其中所述第二电极包括 氮化钛。
13、 如权利要求l所述的方法，其中所述导电层包括氮 化钛。
14、 如权利要求1所述的方法，其中所述导电层的厚度 介于约200埃至约2000埃之间。
15、 如权利要求l所述的方法，其中所述第一电介质层 包括氮化硅。
16、 如权利要求l所述的方法，其中所述第一电介质层 的厚度介于约100埃至约1000埃之间。
17、 如权利要求l所述的方法，其中所述第二电介质层 包括氮化硅。
18、 如权利要求l所述的方法，其中所述第二电介质层 的厚度介于约100埃至约1000埃之间。
19、 如权利要求l所述的方法，其中所述电阻存储材料 导桥包括硫属化物(Chalcogenide)。
20、 如权利要求l所述的方法，其中所述电阻存储材料 导桥具有至少两种固态相，其可通过电流而可逆地诱发。
21、 如权利要求l所述的方法，其中所述电阻存储材料 导桥具有至少两种固态相，包括大致非晶相与大致结晶相。
22、 如权利要求l所述的方法，其中所述电阻存储材料导桥包括GeSbTe。
23、 如权利要求l所述的方法，其中所述电阻存储材料导桥包括由下列群组的两种以上材料所组成的组成物锗 (Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)、钛(Ti)、镓(Ga)、 铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、 以及金(Au)。
24、 如权利要求l所述的方法，其中所述电阻存储材料 导桥包括巨磁电阻材料。
25、 如权利要求l所述的方法，其中所述电阻存储材料 导桥包括双元素化合物。
全文摘要
一种用以制造存储元件的方法，此存储元件包括图案化电介质层与导电层，以在接近第一接触漏极栓塞的上表面的中心处与接近第二接触漏极栓塞的上表面的中心处排列。第一电极形成在此图案化电介质层与导电层的右侧壁。侧壁绝缘构件具有第一侧壁表面与第二侧壁表面，其中此侧壁绝缘构件的第一侧壁表面接触至第一电极的侧壁。通过沉积电极层于侧壁绝缘构件的上表面与侧壁绝缘构件的第二侧壁上、并各向同性地蚀刻此电极层以形成此第二电极。
文档编号H01L21/82GK101170077SQ20071018165
公开日2008年4月30日 申请日期2007年10月22日 优先权日2006年10月24日
发明者何家骅, 谢光宇, 赖二琨 申请人:旺宏电子股份有限公司