制造浅沟槽隔离结构的方法和半导体器件的制作方法

专利名称：制造浅沟槽隔离结构的方法和半导体器件的制作方法
技术领域：
本公开总体上涉及用于隔离半导体器件的浅沟槽隔离特征。特
别地，本公开涉及使用二嵌段共聚物(diblock copolymer)构图来形 成浅沟槽隔离结构的方法和结构。
背景技术：
现代集成电路制造工艺通常包括上百万个具有非常小的特征尺 寸的半导体器件，诸如场效应晶体管(FET)。例如，栅电极和互连 可以具有小于0.08pm的临界尺寸。随着特征尺寸继续变小，所得到 的器件的尺寸以及半导体器件之间的互连也必须随之变小。制造更 小的半导体器件允许将更多半导体器件定位于单个单块半导体衬底 上，从而允许将相对较大的电路系统并入单个相对较小的芯片区域 上。
例如，在半导体器件的有源区域之间提供诸如浅沟槽隔离(STI) 的隔离结构，用于将半导体器件彼此电隔离。STI已经成为用于亚四 分之一微米的互补型金属氧化物半导体(CMOS )器件的最通用且最 重要的隔离技术。常规STI工艺流程包括在半导体衬底之上形成Si02 的阻挡氧化物层。然后，在阻挡氧化物层之上沉积氮化物层。接下 来，在氮化物层和阻挡氧化物层中形成具有孔的浅沟槽区域，用于 暴露半导体村底的表面。然后在半导体衬底中形成浅沟槽区域之后， 执行氧化物沉积。氧化物沉积工艺形成场氧化物层(沟槽氧化物)， 该场氧化物层填充浅沟槽和孔。然后，使用化学机械抛光(CMP) 法来去除氮化物层顶表面上的氧化物。在某些情况下，衬垫Uiner) 氧化物层形成在沟槽氧化物和半导体衬底之间。最后，利用一种或 者多种适当的剥离剂从阻挡氧化层剥离氮化物层。另一种常规STI工艺流程包括焊盘氧化物和化学气相沉积 (CVD)氮化硅(SiN)沉积、有源区域掩蔽、氮化物/氧化物蚀刻、 硅(Si)沟槽蚀刻、衬垫氧化、高密度等离子体(HDP)氧化物填充、 化学机械抛光(CMP)式抛光、以及氮化物和焊盘氧化物的去除。
但是，随着半导体器件的缩放，HDP氧化物填入不断变窄的STI 沟槽开口变得非常困难。这样，在STI沟槽填充工艺期间，需要周 期性地停止HDP氧化物沉积，并且插入中间蚀刻步骤以便从沟槽顶 表面去除HDP氧化物，使得可以在重新开始的HDP氧化物沉积步 骤中将HDP氧化物填入沟槽的较低部分。通常，为了完成沟槽开口 的填充，需要多个沉积-蚀刻-沉积步骤。而且，HDP工艺通常损坏 暴露的衬底并会减小STI沟槽开口拐角处的栅极氧化物厚度，造成 可靠性等方面的问题。
另外，CMP结合抛光垫来使用磨蚀和腐蚀化学浆液。该垫和衬 底被动态抛光头按压在一起，并由塑料定位环保持就位。动态抛光 头以不同的抛光速度和压力进行旋转。尽管在此工艺中，移动抛光 头以便使衬底平坦或者成为平面，但是归因于不均匀的抛光速度和 压力，CMP工艺会创建出不平整的表面结构。
因此，需要使用能够克服HDP氧化物沉积和CMP缺陷的替选 方法来形成STI结构。本公开提供了一种使用二嵌段共聚物构图来 形成STI结构的方法。

发明内容
本公开涉及使用二嵌段共聚物构图来形成浅沟槽隔离结构的方 法和结构。在一个实施方式中，描述了一种隔离在半导体结构上形 成的半导体器件的方法，其中该半导体结构具有绝缘体上硅(SOI) 层，该方法包括在沉积于SOI层表面上的焊盘氮化物层上形成至 少一个浅沟槽区域，其中该至少一个浅沟槽区域包括用于暴露SOI 层的一部分的开口 ；在焊盘氮化物层和至少一个浅沟槽区域之上涂 覆二嵌段共聚物材料；对涂覆的二嵌段共聚物材料进行退火来形成自组织图形，并使用二嵌段共聚物材料作为蚀刻掩膜来部分地蚀刻
浅沟槽区域。该隔离半导体器件的方法进一步包括氧化该半导体 衬底，其中该半导体衬底的氧化包括在至少 一个浅沟槽区域中形成 氧化区域。另外，半导体衬底的氧化包括在氧化区域上形成多个空 隙。在至少一个浅沟槽区域上形成浅沟槽隔离区域。在一个实施方 式中，二嵌段共聚物材料是聚苯乙烯-嵌段-聚甲基丙烯酸曱酯
(PS-b-PMMA) 二嵌段共聚物。聚苯乙烯-嵌段-聚甲基丙烯酸曱酯
(PS-b-PMMA ) 二嵌段共聚物自组装成柱体的自组织阵列，该柱体 的直径例如在约3nm到约50nm之间。其他共聚物材料也是可以预 见的，例如聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌段-聚有 机娃烷(polystyrene-block-polyorganosilicate ) ( PS-b画POS )、 聚苯 乙烯-嵌段-聚二 茂铁基二曱基硅烷
(polystyrene-block画polyferrocenyldimethylsilate ) ( PS-b-PFS )、 聚 氧化乙烯-嵌段-聚异戊二烯(PEO-b-PI)、聚氧化乙烯-嵌段-聚丁二 烯(PEO-b-PBD )和聚氧化乙烯-嵌段-聚甲基丙烯酸曱酯
(PEO-b画PMMA)。
在另一实施方式中，描述了使用二嵌段共聚物构图来形成浅沟 槽隔离的方法。该方法包括在构图后的半导体结构的一部分上形 成至少 一 个浅沟槽区域；将二嵌段共聚物材料沉积在至少 一 个浅沟 槽区域之上；以及使用该二嵌段共聚物材料作为蚀刻掩膜来蚀刻至 少 一 个浅沟槽区域。该方法进 一 步包括对该二嵌段共聚物材料进行 退火以将该二嵌段共聚物材料分隔成聚合嵌段部分，其中该聚合嵌 段部分用作蚀刻掩膜。另外，该方法进一步包括氧化该半导体结构 以形成氧化区域。另外，该氧化包括在该氧化区域上形成多个空隙。
在又一个实施方式中，提供了一种半导体结构。该结构包括 在半导体衬底的绝缘体上硅(SOI)层上形成的隔离结构，该隔离结 构具有氧化衬底区域；以及形成在该氧化衬底区域上的空隙区域。 隔离结构可以是浅沟槽隔离结构。在一个实施方式中，氧化衬底区 域定位于半导体衬底的有源区域之间。另外，使用二嵌段共聚物材料作为掩膜来形成空隙区域。通过对二嵌段共聚物材料进行退火并 选择性地去除二嵌段共聚物材料的一部分来形成二嵌段共聚物。二 嵌段共聚物材料可以是聚苯乙烯-嵌段-聚曱基丙烯酸曱酯
(PS-b-PMMA) 二嵌段共聚物。然而，其他共聚物材料也是可以预 见的，诸如聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌段-聚有 机硅烷(PS-b-POS )、聚苯乙歸-嵌段-聚二茂铁基二曱基硅烷
(PS-b-PFS)、聚氧化乙烯-嵌段-聚异戊二烯(PEO-b-PI)、聚氧化 乙烯-嵌段-聚丁二烯(PEO-b-PBD)和聚氧化乙烯-嵌段-聚甲基丙烯 酸曱酯(PEO-b-PMMA)。
根据以下结合附图通过示例性方式示出当前公开的方法和结构 的详细描述，当前所公开的使用二嵌段共聚物构图来形成浅沟槽隔 离结构的方法和结构的其他特征将变得明显。


以下参照附图来描述当前公开的使用二嵌段共聚物构图来形成
浅沟槽隔离结构的方法的特征，其中
图1示出了根据本公开的简化的半导体衬底横截面视图，其中
该半导体衬底上有焊盘氧化物层；
图2示出了经过焊盘氮化物沉积之后的图1的半导体衬底；
图3示出了经过光刻胶构图之后的图2的半导体衬底；
图4示出了经过异向蚀刻工艺之后的图3的半导体衬底；
图5示出了经过二嵌段共聚物材料的匀厚沉积之后的图4的半
图6示出了根据本公开的图5的半导体衬底，该半导体衬底示 出了 二嵌段共聚物材料的自组装；
图7示出了在经过图1-图6中描述的处理步骤之后，自顶向下 的二嵌段共聚物构图的扫描电子显微镜(SEM)照片；
图8示出了图6的半导体衬底，该半导体衬底示出了二嵌段共 聚物材料柱状结构转移到半导体衬底的 一 部分；图9示出了在去除二嵌段共聚物材料之后的图8的半导体衬底； 图10示出了在氧化退火之后的图9的半导体村底； 图11示出了在去除焊盘氮化物层之后的图IO的半导体衬底； 图12示出了在半导体村底的器件区域上形成场效应晶体管之后的图11的半导体村底；以及图13是示出了根据本公开使用二嵌段共聚物构图来在半导体器件中形成浅沟槽隔离结构的方法的示例性流程图。
具体实施方式
现在参照附图，将具体地公开形成浅沟槽隔离(STI)结构的目 前公开的结构和方法的实施方式，其中相同附图标记标识相同或者 相应元件。在下述描述中，给出了各种具体细节，诸如特定结构、 组分、材料、尺寸、工艺步骤和技术，以便全面理解本发明。但是， 本领域技术人员应该知道，本发明可以在没有这些特定细节的情况 下实施。在其他情况中，并未对公知的结构或者工艺步骤进行具体 描述以避免混淆本发明。应当知道，当提到一层位于另一层"上"或者"上方"时，该 层可以直接位于另一层上或者也可以存在中间层。相反，当提到一 层直接位于另一层上或者上方时，也就不存在中间层。还应当知道， 当提到一层与另一层"连接，，或者"耦合，，时，该层可以直接连接 或者耦合到另一层上，或者可以存在中间层。相反，当提到一层与 另一层"直接连接，，或者"直接耦合"时，不存在中间层。来形成用于隔离半导体器件的STI结构的示例性工艺，其中该嵌段 共聚物技术用于将二嵌段共聚物转移到器件结构上并用于形成亚光 刻结构单元。然后，利用以下详述的方式，单独地形成亚光刻结构 单元，并将其与器件结构之上的光刻特征自对准，其中该光刻特征 用于该器件结构的亚光刻构图。特别地，首先在将待构图的器件结构之上形成焊盘氧化物层。然后，通过传统光刻和蚀刻技术来在焊盘氧化物层中形成一个或者 多个浅沟槽区域。这样的浅沟槽区域中的每一个都具有开口 ，该开 口具有相对较大的直径，与传统光刻技术的分辨率一致。然后，在 器件结构之上沉积自组装二嵌段共聚物的薄层(其厚度通常在约20nm到约100nm的范围)，并且进行退火处理以形成包含重复结构 单元的有序图形。共聚物嵌段单元内嵌在共聚物基体中，其中该共 聚物基体又位于浅沟槽区域开口内部。共聚物嵌段单元的直径小于 浅沟槽区域开口的直径。可以选择性地从共聚物基体去除共聚物嵌 段单元，从而在每个浅沟槽区域开口内部留有共聚物基体的较小直 径的开口。然后，可以将共聚物开口用于器件结构的亚光刻构图。参照图1,示出了根据本公开的绝缘体上硅(SOI)晶片的实施方 式，并且总体指示为SOI晶片100。 SOI晶片100包括基础半导体衬 底102、位于基础半导体衬底102上的掩埋氧化物(BOX)层104 以及位于BOX层104上的SOI层106。如图所示，在SOI层106之 上沉积焊盘氧化物层105,其厚度在约5nm (纳米)到约20nm的范 围。基础半导体村底102例如可以包括本领域中公知的几种半导体 材料中的任何一种，诸如体硅半导体衬底、绝缘体上硅(SOI)和蓝 宝石上硅(SOS)。其他非限制性示例包括硅、锗、锗硅合金、碳化硅、碳化锗硅合金以及化合物(即，in-v和n-vi)半导体材料。化 合物半导体材料的非限制性示例包括砷化镓、砷化铟和磷化铟半导体材料。通常，基础半导体衬底102可以约为但不限于几百微米厚。 例如，基础半导体衬底102的厚度可以在约0.5mm到约1.5mm的范围。BOX层104可以由几种介电材料中的任何一种形成。非限制性 示例包括例如硅的氧化物、氮化物以及氮氧化物。其他元素的氧化 物、氮化物以及氮氧化物也是可以预见的。另外，BOX层104可以 包括晶态或者非晶态介电材料。而且，BOX层104可以使用几种方 法中的任何一种形成。非限制性示例包括离子注入方法、热或等离子体氧化或者氮化方法、化学气相沉积方法和物理气相沉积方法。通常，BOX层104包括构成基础半导体衬底102的半导体的氧化物。 通常，BOX层104的厚度可以在约100nm到约200nm的范围。SOI层106可以包括在基础半导体衬底102中包括的几种半导体 材料中的任何一种。通常，基础半导体衬底102和SOI层106可以 包括具有相同或者不同化学组分、掺杂剂浓度和晶向的半导体材料。 在本/>开的一个特定实施方式中，基础半导体一十底102和SOI层106 包括半导体材料，该半导体材料至少包括不同的晶向。通常基础半 导体衬底102和SOI层106中的一个包括110晶向，而基础半导体 衬底102和SOI层106中的另一个包括100晶向。通常，SOI层106 的厚度在约5nm到约1 OOnm的范围。参考图2,使用常规光刻构图方法来将焊盘氮化物层108置于焊 盘氧化物层105之上。在一个实施方式中，焊盘氮化物层108的厚 度在约50nm到150nm之间。参考图3,然后在焊盘氮化物层108的顶部上形成光刻胶图形 110，该光刻胶图形110定义隔离区域或者开口 112。开口 112被配 置用于暴露焊盘氮化物层108的一部分，即在其上待形成STI结构 的部分，以便定义隔离区域。光刻胶图形IIO的厚度可以在约100nm 到300nm之间。参照图4,使用半导体制造领域中公知的方法来曝光、显影以及 剥离光刻胶图形110。剥离方法的示例包括其湿化学、干法等离子体 和集中(aggregate)剥离方法。继续参考附图，使用常规各向异性 蚀刻工艺(例如，反应离子刻蚀工艺)来选择性地蚀刻焊盘氧化物 层105和焊盘氮化物层108，从而形成浅沟槽区域114。应当注意， 浅沟槽区域114包括用于暴露SOI层106的一部分的开口。参照图5和图6,在构图后的结构之上顺形地形成二嵌段共聚物 材料116的匀厚沉积，填满浅沟槽区域114。在一个特定实施方式中， 二嵌段共聚物材料116包括例如聚苯乙烯-嵌段-聚甲基丙烯酸曱酯 (PS-b-PMMA) 二嵌段共聚物的膜，作为自组装成聚合嵌段部分的起始材料。特别地，聚苯乙烯-嵌段-聚曱基丙烯酸曱酯(PS-b-PMMA ) 二嵌段共聚物自组装成柱体的自组织阵列，其中该柱体内嵌在聚苯 乙烯(PS)基体内。除了其他公知方法外，通过将曱苯或者类似溶 剂中的聚合物稀溶液滴扩散到去离子水槽的表面上并使得曱苯等蒸 发，可以将柱体定向于膜平面的法线方向。此工艺留下的膜厚度通 常为100到200nm。然后，通过退火和与臭氧进行反应来去除聚苯 乙烯-嵌段-聚曱基丙烯酸曱酯(PS-b-PMMA)柱体，从而留下直径 通常约为13nm的六边形堆叠的洞的纳米级嵌段部分116A (图6), 但是通过控制共聚物分子量，可以将洞的大小控制在约2nm到 100nm之间。在一个实施方式中，六边形堆叠的洞的大小可以在约 10nm到约50nm之间。或者，六边形堆叠的洞的大小可以在约10nm 到约25nm之间。使用任何合适的技术，包括但不限于旋转浇注、涂敷、喷涂、 墨涂(ink coating)、浸涂等，来涂覆二嵌段共聚物材料116。在一 个特定实施方式中，二嵌段共聚物材料116旋转浇注在用于形成纳 米级薄膜的整个构图结构上。在上文中描述的退火工艺可以包括紫外线(UV)处理和低温退 火(即，在约120。C到约300。C之间的退火温度)。热退火可以在 少于约1小时到约10小时的时间里一直持续，并且更具体地在约0.1 小时到约2小时之间一直持续曝光以及低温退火。共同转让的美国专利No. 6,506,660中更具体地阐明了其他二嵌 段共聚物材料，该专利的全部公开内容在此通过参考引入。图7 (顶部)示出了经过上述处理之后的二嵌段共聚物材料116 的自上而下的电子显微镜(SEM)照片。如图所示，直径约为20nm 的六边形堆叠的洞在PS基体中以规则方式分布。图7 (底部)示出 了横截面SEM照片，该照片示出了使用反应离子蚀刻(RIE)工艺 将二嵌段共聚物图形转移到衬底中。参考图8,使用各向同性干法或者湿法蚀刻工艺来在SOI层106 的一部分上形成开口 118,其中使用二嵌段共聚物116作为掩膜。如图所示，使用选择性RIE工艺将二嵌段共聚物的图形(即，共聚物 部分)116A转移到SOI层106的开口 118。在RIE工艺期间，共聚 物部分116A用作掩蔽层。参考图9和图10，去除共聚物部分116A，这样便在SOI层106 的开口 118内留下多个空隙116B。接着，执行氧化退火处理(退火 温度在约700。C到约1100。C之间)以将开口的SOI层106变为Si02 120,如图10所示。氧化工艺在氧化气氛中进行，其中氧化气氛例 如包括快速热氧化(RTO)室中或者炉中的02、 NO、 N20或者H20, 等离子体增强也可以用于氧化工艺中。参考图ll，然后进行硬掩膜去除工艺，以去除焊盘氮化物层108。 形成例如包括多个空隙119、衬底材料和连续氧化物隔离的氧化区域 117。氧化区域117的组分可以通过调整剩余村底和柱状结构尺寸的 比率以及氧化工艺参数来进行控制。参考图12,然后例如在SOI层106的器件区域(即，氧化区域) 上形成诸如pFET和/或nFET的至少一个场效应晶体管(FET ) 200。 FET器件200还可以包括多个pFET、 nFET或者其组合。特别地， 每个FET200包括栅极电介质202、栅极导体204和间隔物206。该 器件可以使用本领域技术人员公知的传统互补型金属氧化物半导体 (CMOS)处理步骤来进行制造。例如，CMOS处理步骤包括栅极电 介质202的沉积或热生长、栅极导体204的沉积以及对栅极导体204 进行构图。图12示出了所得到的结构，其中包括形成在器件区域上 的器件200。结合图1-图12来参考图13,图13示出了根据本公开使用二嵌 段共聚物构图来在半导体器件中形成STI的示例性方法流程图。例 如，提供了诸如SOI晶片IOO的器件结构，如上文所述，该晶片100 具有半导体衬底102、 BOX层104和SOI层106。根据本公开，最 初，在步骤302，在SOI层106之上依次沉积焊盘氧化物层105和焊 盘氮化物层108。在步骤304,在焊盘氮化物层108上形成光刻胶图 形，用于定义隔离区域或者开口 112。对焊盘氧化物层105和焊盘氮化物层108进行蚀刻，以形成浅沟槽区域114。剥离光刻胶图形110。 在步骤306，在构图后的焊盘氮化物层108上顺形地沉积二嵌段共聚 物材料116层。在步骤308，对二嵌段共聚物材料116进行退火，以 将二嵌段共聚物材料116分隔成聚合嵌段部分。在步骤310，使用二 嵌段共聚物材料116作为蚀刻掩膜来蚀刻器件结构。在步骤312,将 来自二嵌段共聚物材^f" 116的柱状结构转移至蚀刻的SOI结构106。 在步骤314，去除二嵌段共聚物材料116。在步骤316，执行退火处 理，以在蚀刻的SOI结构106中形成Si02。在步骤318,进4亍硬掩 膜去除工艺，以去除焊盘氧化物层105和烊盘氮化物层108。最后， 在步骤320，在SOI结构106的氧化区域上形成多个FET器件。使用本公开中描述的方法，避免了 STI填充工艺和随后的CMP 工艺。在器件结构上，减轻了诸如STI转角圆化、等离子体损坏和 CMP非均匀的缺陷。通过在氧化区域中包括多个空隙，可以获得更 好的隔离和较低的寄生电容。应当知道，可以对当前公开的使用共聚物构图来形成浅沟槽隔 离(STI)结构的方法和结构的实施方式做出形式和细节上的众多修 改和变化。应预期到，可以使用SOI晶片IOO的众多其他配置，并和方法中使用的材料。因此，上述描述不应该构成对所公开结构和 方法的限制，而仅仅是其各种实施方式的范例。本领域技术人员可 以预见在本公开范围内的各种修改，其中本公开的范围由所附权利 要求进行限定。简言之，本申请人的意图在于仅由所附权利要求的 范围限制由此授予的专利范围。在这样遵从专利法所要求的细节和 特殊性后，所附权利要求中给出了要求且期望被保护的内容。
权利要求
1.一种隔离在半导体衬底上形成的半导体器件的方法，其中所述半导体衬底具有绝缘体上硅(SOI)层，所述方法包括在焊盘氮化物层上形成至少一个浅沟槽区域，所述焊盘氮化物层沉积在所述SOI层的表面上，其中所述至少一个浅沟槽区域包括用于暴露所述SOI层的一部分的开口；在所述焊盘氮化物层和所述至少一个浅沟槽区域上涂覆二嵌段共聚物材料；对所述涂覆的二嵌段共聚物材料进行退火以便形成自组织图形；以及使用所述二嵌段共聚物材料作为蚀刻掩膜来蚀刻所述浅沟槽区域。
2. 根据权利要求1所述的隔离半导体器件的方法，进一步包括 氧化所述半导体衬底。
3. 根据权利要求2所述的隔离半导体器件的方法，其中所述氧 化包括在所述至少 一 个浅沟槽区域中形成氧化区域。
4. 根据权利要求2所述的隔离半导体器件的方法，其中所述氧 化包括在氧化区域上形成多个空隙。
5. 根据权利要求1所述的隔离半导体器件的方法，其中所述二 嵌段共聚物材料是聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA) 二嵌段共聚物。
6. 根据权利要求5所述的隔离半导体器件的方法，其中所述聚 苯乙烯-嵌段-聚甲基丙烯酸曱酯(PS-b-PMMA) 二嵌段共聚物自组 装成柱体的自组织阵列，其中所述柱体的直径约3nm到约50nm。
7. 根据权利要求1所述的隔离半导体器件的方法，进一步包括 在所述至少 一 个浅沟槽区域上形成浅沟槽隔离结构。
8. —种使用二嵌段共聚物构图来形成浅沟槽隔离的方法，所述 方法包4舌在构图的半导体结构的 一部分上形成至少 一个浅沟槽区域； 在所述至少 一个浅沟槽区域之上沉积二嵌段共聚物材料；以及 使用所述二嵌段共聚物材料作为蚀刻掩膜来蚀刻所述至少 一个 浅沟槽区域。
9. 根据权利要求8所述的形成浅沟槽隔离的方法，进一步包括 对所述二嵌段共聚物材料进行退火以便将所述二嵌段共聚物材料分隔成聚合嵌段部分。
10. 根据权利要求9所述的形成浅沟槽隔离的方法，其中所述聚 合嵌段部分用作蚀刻掩膜。
11. 根据权利要求9所述的形成浅沟槽隔离的方法，进一步包括 将所述聚合嵌段部分转移到所述半导体结构的一部分上。
12. 根据权利要求8所述的形成浅沟槽隔离的方法，进一步包括 氧化所述半导体结构以便形成氧化区域。
13. 根据权利要求11所述的形成浅沟槽隔离的方法，其中所述 二嵌段共聚物材料选自由聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯 乙烯-嵌段-聚硅氧烷(PS-b-POS)、聚苯乙烯-嵌段-聚六氟氧丙化烯 (PS-b-PFS)、聚氧化乙烯-嵌段-聚异戊二烯(PEO-b-PI)、聚氧化 乙烯-嵌段-聚丁二烯(PEO-b-PBD)和聚氧化乙烯-嵌段-聚曱基丙烯 酸甲酯(PEO-b-PMMA)组成的组。
14. 根据权利要求11所述的隔离半导体器件的方法，其中所述 氧化包括在所述氧化区域上形成多个空隙。
15. —种半导体结构，包括隔离结构，形成在半导体衬底的绝缘体上硅(SOI)层上，所述 隔离结构具有氧化衬底区域；以及空隙区域，形成在所述氧化衬底区域上。
16. 根据权利要求15所述的半导体结构，其中所述隔离结构是 浅沟槽隔离结构。
17. 根据权利要求15所述的半导体结构，其中所述氧化衬底区 域位于所述半导体衬底的有源区域之间。
18. 根据权利要求15所述的半导体结构，其中使用二嵌段共聚 物材料作为掩膜来形成所述空隙区域。
19. 根据权利要求18所述的半导体衬底，其中通过对所述二嵌 段共聚物材料进行退火并选择性地去除所述二嵌段共聚物材料的一 部分来形成所述二嵌段共聚物图形。
20. 根据权利要求18所述的半导体器件，其中所述二嵌段共聚 物材料是聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA) 二嵌段 共聚物。
全文摘要
提供了一种隔离在半导体衬底上形成的半导体器件的方法，其中该半导体衬底具有绝缘体上硅(SOI)层。该方法包括在焊盘氮化物层上形成至少一个浅沟槽区域，该焊盘氮化物层沉积在SOI层的表面上，其中该至少一个浅沟槽区域包括用于暴露SOI层的一部分的开口；在焊盘氮化物层和至少一个浅沟槽区域上涂覆二嵌段共聚物材料；对涂覆的二嵌段共聚物材料进行退火以便形成自组织图形；以及使用二嵌段共聚物材料作为蚀刻掩膜来部分地蚀刻浅沟槽区域。还描述了一种半导体结构，该结构包括形成在半导体衬底的绝缘体上硅(SOI)层上的隔离结构，该隔离结构具有氧化衬底区域；以及形成在该氧化衬底区域上的空隙区域。
文档编号H01L21/70GK101221927SQ20081000164
公开日2008年7月16日 申请日期2008年1月7日 优先权日2007年1月9日
发明者李伟健, 杨海宁 申请人:国际商业机器公司