专利名称：半导体结构及其制造方法
技术领域：
本发明主要涉及半导体结构，更具体地，本发明涉及具有增强性能的源 和漏区的半导体结构及其制造方法。
背景技术：
除了电阻器、二极管和电容器之外，半导体电路一般还包括晶体管。包 括在半导体电路内的特别普通的晶体管是场效应晶体管。在半导体电路内场 效应晶体管可以用作开关器件和信号处理器件中任一或两者。场效应晶体管通常包括位于栅电介质之上的栅电极，而栅电介质位于半 导体衬底内的沟道区域上方。沟道区域分离半导体衬底内的 一对源和漏区。 此外，场效应晶体管典型地包括与栅电极的侧壁相邻且接合的间隔物，从而 在源和漏区与栅电极之间设置隔离。虽然场效应晶体管因此在半导体制造领域中普遍应用，但是场效应晶体 管并不是完全没有问题。特别地，随着场效应晶体管结构和间距尺寸减小， 间隔层经常覆盖源和漏区的相称增长的部分。此外，间隔物还可以提供在场 效应晶体管结构内希望的物理性应力的水平降低。不幸地，当制造场效应晶 体管结构时去除了间隔层，以提供附加的空间用于源和漏接触通道形成和提 供希望的物理性应力，而间隔层的去除实际上可以导致在场效应晶体管器件的性能或可制造性方面的其它不希望有的结果。半导体结构尺寸一定会继续减小，和其希望的结果是提供尺寸减小的半导体结构和半导体器件的增强性能的半导体结构及其制造方法。 发明内容本发明包括半导体结构和制造该半导体结构的方法，该半导体结构包括 阶梯状的源和漏区。阶梯状的源和漏区顾及当形成接触孔洞时避免穿通阶梯 状的源和漏区内的相对薄的延伸区域，与阶梯状的源和漏区接触的接触通道 位于该接触孔洞中。与本发明一致的半导体结构包括至少一个场效应晶体管，位于半导体衬 底内和之上。至少一个场效应晶体管包括位于沟道区域之上的^^电^_,该沟 道区域与部分地位于半导体衬底内的源和漏区邻接。源和漏区包括阶梯状的源和漏区。与本发明 一致的特别方法包括在半导体衬底内的沟道区域之上形成栅 电介质和接着形成栅电极，该沟道区域与半导体衬底内的源和漏位置邻接。 此特别方法还包括在源和漏位置内形成阶梯状的源和漏区。与本发明 一致的另 一特别方法包括在半导体衬底之上形成栅电介质和至少采用栅电极作为掩模。此另一特别方法还包括形成非本征源和漏区，覆 盖与栅电极相邻的一部分延伸区域。最后，此另一特别方法还包括在半导体 衬底中形成本征源和漏区的接触区域，同时至少采用非本征源和漏区作为掩模。
本发明的目的、特征和优点在下述描述优选实施方式的背景内得到理 解。对优选实施方式的描述在作为此公开的材料部分的附图背景内得到理解，附图中图1至图10显示一系列示意截面图，说明在制造与本发明特定实施例 一致的半导体结构期间进展阶段的结果。图11显示漏电流与制造出与本发明一致和不一致的场效应晶体管结构 的批号的关系图。
具体实施方式
在随后的描述的背景内理解本发明，其包括具有阶梯状源和漏区的半导 体结构和该半导体结构的制造方法。在上述附图背景内理解随后的描述。由 于附图旨在说明效果，附图不必按比例绘画。图1至图10示出一系列示意截面图，说明在制造与本发明特定实施例 一致的半导体结构期间进展阶段的结果。图1显示与此特定实施例一致的半 导体结构在其制造的早期阶段的示意截面图。图1显示基半导体衬底10a。可选掩埋介电层11位于基半导体衬底10a之上，和表面半导体层10b位于掩埋介电层11之上。表面半导体层10b以 多个隔离区域12为界。总计，基半导体衬底10a、可选掩埋介电层ll和表 面半导体层10b构成纟色纟彖体上半导体(semiconductor-on-insulator ) 4寸底。基半导体衬底10a可以包括几种半导体材料中的任意之一。非限制实例 包括硅、锗、硅锗合金、碳化硅、碳化硅锗合金和化合物(即，III-V和II -VI)半导体材料。化合物半导体材料的非限制实例包括砷化镓、砷化铟和 磷化铟半导体材料。典型地，基半导体衬底10a具有从约le-6至约IO毫米 的厚度。可选掩埋介电层11可以包括几种介电材料中的任意之一。非限制实例 包括(特别是硅的)氧化物、氮化物和氧氮化物，但是不排除其它元素的氧 化物、氮化物和氧氮化物。可选掩埋介电层11可以包括结晶或非结晶介电 材料，高度优选结晶介电材料。采用几种方法中任意之一可以形成可选掩埋 介电层ll。非限制实例包括离子注入法、热或等离子体氧化或氮化法、化学 气相沉积法和物理气相沉积法。典型地，可选掩埋介电层11包括半导体材 料的氧化物，基半导体衬底10a由该半导体材料构成。典型地，可选掩埋介 电层11具有从约10至约le6埃的厚度。表面半导体层10b可以包括可构成基半导体衬底10a的几种半导体材料 中任意之一。表面半导体层10b和基半导体衬底10a可以包括在化学成分、 掺杂剂极性、掺杂剂浓度和结晶取向方面相同或不同的半导体材料。典型地， 表面半导体层10b可以具有从约10至约le6埃的厚度。隔离区域12可以包括几种隔离材料中任意之一，隔离材料通常将包括 介电隔离材料。典型地，隔离区域12包括选自与可用于可选掩埋介电层11 的介电隔离材料相同的组的介电隔离材料。然而，用于制造隔离区域12的 方法可以与制造可选掩埋介电层11采用的方法不同。典型地，隔离区域12 包括氧化硅或氮化硅介电材料，或它们的复合物或层叠物。图1中所示的半导体结构的绝缘体上半导体衬底部分可以采用几种方法 中任意之一制造。非限制实例包括叠层法、层转移法和氧注入分离法 (SIMOX )。虽然图1说明在绝缘体上半导体衬底的背景内的本发明一实施例，该绝 缘体上半导体衬底包括基半导体衬底10a、可选掩埋介电层11和表面半导体 层10b，此实施例和本发明都不限于此。相反，此实施例和替代实施例还可以在特定环境下采用体半导体衬底实行(这否则会由于在基半导体衬底10a 和表面半导体层10b具有相同的化学成分和结晶取向的环境下缺少可选掩埋 介电层ll得到)。为了简单，在此实施例内后面的截面图中将示出缺省可选 掩埋介电层11,和示出单一半导体衬底10,而不是基半导体衬底10a和表 面半导体层iob。替代地，实施例还打算使用混合取向(HOT)衬底。混合取向衬底在单 一半导体衬底内具有多个结晶取向。图1还显示(以截面形式)(l)栅电介质14,位于表面半导体层10a 之上；(2)栅电极16,位于栅电介质14之上；和(3)封盖层18，位于栅 电极16之上。每个前迷层14、 16和18可以包括的材料和具有的尺寸在半导体制造领 域是常规的。前述层14、 16和18的每个还可以采用半导体制造领域中常规 的方法形成。栅电介质14可以包括常规电介质材料，例如硅的氧化物、氮化物和氧 氮化物，在真空测量的它们的介电常数从约4 (即，典型的氧化硅)至约8 (即，典型的氮化硅)。可选地，栅电介质14可以包括通常更高介电常数的 电介质材料，具有介电常数从约8到至少约100。这种更高介电常数电介质 材料可以包括，但不限于氧化铪、硅酸铪、氧化锆、氧化镧、氧化钛、钛酸 锶钡(BST)和锆钛酸铅(PZT)。栅电介质14可以采用适合于它的成分材 料的几种方法中任意之一形成。非限制实例包括热或等离子体氧化或氮化 法、化学气相沉积法(包括原子层沉积法)和物理气相沉积法。典型地，栅 电介质14包括热氧化硅电介质材料，其具有从约5至约500埃的厚度。栅电极16可以包括的材料包括但不限于特定金属、金属合金、金属氮 化物和金属硅化物，以及其层叠物和其混合物。栅电极16还可以包括掺杂 的多晶硅和多晶硅锗合金材料(即，具有掺杂浓度从约1 x 1018至约1 x 1022 个掺杂原子每立方厘米)以及polycide材料(掺杂的多晶硅/金属硅化物堆叠 材料)。相似地，前述材料还可以采用几种方法中任意之一形成。非限制实 例包括自对准金属硅化法(salicide method)、化学气相沉积法和物理气相沉 积法，例如但不限于蒸发法和賊射法。典型地，栅电极I6包括掺杂的多晶 硅材料，其具有从约10至约5000埃的厚度。封盖层18包括封盖材料，其典型地包括硬掩模材料。介电硬掩模材料是最常用的但不意谓限制此实施例或本发明。硬掩模材料的非限制实例包括 硅的氧化物、氮化物和氧氮化物。不排除其它元素的氧化物、氮化物和氧氮 化物。采用半导体制造领域中常规的几种方法中任意之一可以形成封盖材 料。非限制实例包括化学气相沉积法和物理气相沉积法。通常，封盖层18包括氮化硅封盖材料，其具有从约10至约iooo埃的厚度。图2显示邻近栅电介质14、栅电极16和封盖层18的对向侧壁并与其接 合的多个第 一间隔物22 (即，在截面图中的多个间隔层但在平面图中是单一 间隔层)。图2也示出在半导体衬底10内并由湘开电才及16分离的多个延伸区 域20,在栅电极16下面是沟道区域，其也分离了延伸区域20。在此实施例内，可以首先形成第一间隔物22或延伸区域20，但是典型 地将首先形成第一间隔物22。第一间隔物22典型地包括介电间隔材料。与此实施例内其它介电结构 相似，候选介电间隔材料也包括硅的氧化物、氮化物和氧氮化物。此外，不 排除其它元素的氧化物、氮化物和氧氮化物。采用毯式层沉积和各向异性回 刻蚀法形成第一间隔物22，其中各向异性回刻蚀法使用各向异性刻蚀等离子 体用于刻蚀目的。典型地，第一间隔物22包括与封盖层18不同的介电材料。 典型地，当封盖层18包括氮化硅材料时，第一间隔物22包括氧化硅材料。延伸区域20包括在图2半导体结构的进一步加工中易于发生的适合于 希望制造的场效应晶体管的极性类型或导电类型的n掺杂剂或p掺杂剂。n 掺杂剂的非限制实例包括砷掺杂剂、磷掺杂剂、其卤化物和其氬化物。p掺 杂剂的非限制实例包括硼掺杂剂、其卣化物和其氢化物。任意前述掺杂剂可 以用于形成延伸区域20和后文所述的在此实施例内的其它掺杂区域。不排 除不太常规的替代掺杂剂。如上文所述，延伸区域20可以在形成第一间隔 物22之前或之后形成。因此，采用使用至少栅电极16作掩模的离子注入法 形成延伸区域20。典型地，延伸区域20在半导体衬底10内形成为相对有限 的深度从约10至约1000埃，并且在半导体衬底10内的浓度为从约1 x 1016 至约1 x 10"个掺杂剂原子每立方厘米。图3显示多个非本征源和漏区20'位于没-陂第一间隔物22覆盖的部分 延伸区域20之上。采用外延沉积法形成非本征源和漏区20，。典型地，非本 征源和漏区20'由与延伸区域20相同极性的掺杂而形成，但不必是相同浓 度或同样的掺杂剂种类。在沉积非本征源和漏区20'期间可以在原位提供适当的掺杂。可选地，非本征源和漏区20'可在形成它们之后采用离子注入法进行掺杂。典型地，非本征源和漏区20'具有从约IO至约800埃的厚度和掺杂剂浓度从约1 x 1016至约1 x 1022个掺杂剂原子每立方厘米。图4显示多个第二间隔物26,其与第一间隔物22的暴露部分相邻并接 合以及覆盖部分非本征源和漏区20，。与第一间隔物22相似，第二间隔物 26也包括介电间隔材料。还与第一间隔物22相似的是，多个第二间隔物26 旨在表示平面图中的单个第二间隔物26。然而，第一间隔物22和第二间隔 物26典型地包括用于增强的刻蚀特异性的不同介电间隔材料，增强的刻蚀 特异性在图4所述的半导体结构的进一步加工中易于发生。典型地，第一间 隔物22包括氧化硅材料同时封盖层18和第二间隔物26包括氮化硅材料。 替代的材料选择也在本发明和实施例的背景内。图5显示非本征源和漏区20",其是采用第二间隔物26作为掩模时对非 本征源和漏区20'刻蚀和构图得到的。采用使用刻蚀剂气体混合物(即，典 型地含氯刻蚀剂气体混合物)的各向异性等离子体刻蚀法进行刻蚀，其为非 本征源和漏区20"提供名义上的直侧壁。在特定环境下，可以使用定向湿化 学刻蚀剂方法和材料。相似地，还可以使用有效刻蚀非本征源和漏区20'的 替代等离子体刻蚀法。尽管图5说明刻蚀非本征源和漏区20，从而提供非本 征源和漏区20"同时恰在延伸区域20之上停止的结果，这种对非本征源和 漏区20，的准确刻蚀以提供非本征源和漏区20"并不是对实施例的限制。 相反，当形成非本征源和漏区20"时，非本征源和漏区20，可以:故不完全 刻蚀(即，在未被第二间隔物26覆盖的非本征源和漏区20，的位置上留下 大概可达约IOO埃厚的非本征源和漏区20'),或可选地过刻蚀(即，在延伸 区域20内刻蚀直到约达300埃的深度)。图6显示与延伸区域20结合的本征源和漏区20，"。使用离子注入法形 成本征源和漏区20，，，，该方法使用第二间隔物26、第一间隔物22和栅电极 16作为掩模以形成与延伸区域20结合的本征源和漏区20，"的接触区域部 分。离子注入法还使用注入掺杂剂离子，其具有与形成非本征源和漏区20" 和延伸区域20所用的注入掺杂剂离子相同的导电类型和掺杂剂极性。虽然 掺杂剂的化学成分不需要一样，但是掺杂剂的化学成分典型一样。典型地， 在采用离子注入法时，本征源和漏区20"，掺杂为浓度从约1 x 1016至约1 x 1022个掺杂剂原子每立方厘米。图7显示从图6的半导体结构剥除第二间隔物26和封盖层18的结果。 相对图7的示意截面图内其它特征选择性地剥除第二间隔物26和封盖层18 。 当第二间隔物26和封盖层18包括氮化硅材料时，在提高的温度下采用磷酸 刻蚀剂时，它们可以关于图7的示意截面图内的其它特征被选择性地剥除。 在此实施例的背景内，特定等离子体刻蚀法还可表现出适当的刻蚀选择性。如在图7的示意截面图内所示，本征源和漏区20，"以及非本征源和漏区 20"在图7的半导体结构内提供了阶梯状的源和漏区。阶梯状的源和漏区的 阶梯高度在栅电极16的方向上增大。非本征源和漏区20"提供阶梯高度H (即，在图7所示的相邻平台之间)从约10至约800埃(即，与非本征源 和漏区20"的厚度相同)和阶梯宽度W (即，图7所示的上平台的)从约 10至约500埃。如将在下文进一步详细讨论，非本征源和漏区20"覆盖且保护本征源和 漏区20"，的延伸区域部分，其易于在图7半导体结构的进一步工艺中发生。图8显示了多个硅化物层28,其位于包括本征源和漏区20"，、非本征 源和漏区20"和栅电极16的暴露的含硅表面之上。硅化物层28可以包括几个硅化物形成金属(silicide forming metal)中 任意之一。候选硅化物形成金属的非限制实例包括镍、钴、钛、钨、铒、镱、 鉑和钒硅化物形成金属。镍和钴硅化物形成金属特别常用。其它上文列举的 硅化物形成金属不太常用。典型地，使用自对准金属硅化法形成硅化物层28。 自对准金属硅化法包括(1 )在图7的半导体结构之上形成毯式硅化物形成 金属层；(2 )对具有与其接触的硅表面的毯式硅化物形成金属层进行热退火 以选择性地形成硅化物层28同时将未反应的金属硅化物形成金属层留在例 如间隔物22和隔离区域12上；和(3 )从例如间隔物22和隔离区域12选 择性地剥除硅化物形成金属层的未反应的部分。典型地，硅化物层28包括 硅化镍材料或硅化钴材料，其具有从约10至约500埃的厚度。图9显示层间介电层30,位于图8的半导体结构之上。层间介电层30 可以包括几种层间介电材料中任意之一。 一般常规的是氧化硅、氮化硅和氧 氮化硅层间介电材料，具有在真空中测量的介电常数从约4至约8。同样需 要更现代的层间介电材料，具有在真空中测量的介电常数从约2.5至约4。 这些可选层间介电材料的实例包括，但不限于，气凝胶、水凝胶、旋涂玻璃 材料和旋涂聚合物(spin-on-polymer)材料。同样包括并不限于掺杂碳的材料非限制实例包括化学气相沉积法、物理气相沉积法、选择刻蚀法和旋涂法(spin-on)。典型地，层间介电(ILD )层30至少部分地包括厚度从约10至 约5000埃的掺杂的硅酸盐玻璃介电材料，和其在形成图9的半导体结构时 足够厚以覆盖图8的半导体结构。图10显示多个接触通道32,穿过层间介电层30'并接触硅化物层28。 为了从图9所示的半导体结构形成图IO所示的半导体结构，层间介电层30 首先被构图以形成层间介电层30，。在使用半导体制造领域常规的方法和材 料时，层间介电层30可被构图以形成层间介电层30'。方法和材料将典型地 包括光刻法和等离子体刻蚀法，其一般使用含氟刻蚀剂气体混合物用于刻蚀 包括含硅介电材料的层间介电材料。在刻蚀层间介电层30以形成包括暴露 出硅化物层28的孔洞的层间介电层30'之后，接触通道32可形成在孔洞中。接触通道32可以包括几种导体接触材料中任意之一。非限制实例包括 特定金属、金属合金、金属硅化物和金属氮化物，以及其合金和其层叠物。 还包括掺杂的多晶硅和多晶硅/金属硅化物导体材料。钨是特别普遍的导体接 触材料，其可用于形成通道。可以采用半导体制造领域常规的几种方法中任 意之一形成接触通道32。非限制实例包括化学气相沉积法和物理气相沉积 法。接触通道32典型地采用毯式层沉积和平坦化法形成。可以采用机械平 坦化法和化学机械抛光平坦化法进行平坦化。化学机械抛光平坦化法一般更 普遍。图10显示与本发明优选实施例一致制造的半导体结构。.半导体结构包 括场效应晶体管结构，其包括阶梯状的源和漏区。阶梯状的源和漏区包括 (1 )与延伸区域结合的本征源和漏区20"，；以及(2 )接触本征源和漏区 20，"的非本征源和漏区20"。非本征源和漏区20" ^隻盖本征源和漏区20"，的 延伸区域部分。当在层间介电(ILD)层30'内形成孔洞时，阶梯状的源和 漏区(和特别是非本征源和漏区20")为穿通到本征源和漏区20"，的延伸区 域部分提供了屏障，在该孔洞中形成接触通道32，其部分地接触位于阶梯状 源和漏区之上的硅化物层28。通过保护本征源和漏区20"，的延伸区域部分 不被穿通，在图10中示出其示意截面图的半导体结构与没有非本征源和漏 区20"的其他相似的半导体结构相比较，被制造具有减小的结漏电流。相似 地，通过使用仅覆盖本征源和漏区20，，，内的延伸区域而不是完全覆盖本征源和漏区20"，的非本征源和漏区20",可以在图10的半导体结构内维持希望 的积4成应力水平。图ll显示大体与图IO的半导体结构一致制造的场效应晶体管器件的批号与漏电流的关系图，但是场效应晶体管具有和不具有非本征源和漏区20"。 与附图标记IIO对应的数据点对应于制造为没有非本征源和漏区20"的场效 应晶体管的接触漏电流。与附图标记111对应的数据点对应于制造具有非本 征源和漏区20"的场效应晶体管的接触漏电流。从数据点的比较可以看出， 制造具有非本征源和漏区20"的场效应晶体管与制造为没有非本征源和漏区 20"的场效应晶体管相比较具有减小的漏电流。减小的漏电流表明本征源和 漏区20'，'内的延伸区域的未穿通。本发明的优选实施例是对本发明的说明而不是限制本发明。可以对与本 发明优选实施例一致的半导体结构的方法、材料、结构和尺寸进行修改和修 正，同时仍然制造与本发明一致、进一步与所附权利要求一致的半导体结构。
权利要求
1.一种半导体结构，包括位于半导体衬底内和之上的至少一个场效应晶体管，所述至少一个场效应晶体管包括位于沟道区域上方的栅电极，所述沟道区域与部分地位于所述半导体衬底内的源和漏区邻接，其中所述源和漏区包括位于所述半导体衬底上的阶梯状的源和漏区。
2. 权利要求1的半导体结构，还包括插置在所述栅电极与所述沟道区域 之间的斥册电介质。
3. 权利要求1的半导体结构，还包括插置在所述阶梯状的源和漏区与所 述栅电极之间的第 一 间隔物。
4. 权利要求1的半导体结构，其中所述阶梯状的源和漏区包括在所述栅 电极的方向上的向上阶梯。
5. 权利要求4的半导体结构，其中所述向上阶梯具有在相邻平台之间的阶梯高度从约10至约800埃和上平台的阶梯宽度从约10至约500埃。
6. 权利要求1的半导体结构，其中在所述阶梯状的源和漏区内的阶梯覆 盖所述阶梯状的源和漏区内的延伸区域。
7. 权利要求1的半导体结构，还包括位于所述阶梯状的源和漏区之上的 硅化物层。
8. 权利要求1的半导体结构，其中所述半导体衬底包括绝缘体上半导体
9. 权利要求1的半导体结构，其中所述半导体衬底包括体半导体衬底。
10. 权利要求l的半导体结构，其中所述阶梯状的源和漏区内的阶梯相对于所述沟道区域升高。
11. 一种半导体结构的制造方法，包括在半导体衬底内的沟道区域的上方形成栅电介质和接着形成栅电极，所 述沟道区域与所述半导体衬底内的源和漏位置邻接；和 在所述源和漏位置内形成阶梯状的源和漏区。
12. 权利要求ll的方法，其中形成所述栅电介质和接着形成所述栅电极 在所述沟道区域上方采用了体半导体衬底。
13. 权利要求11的方法，其中形成所述4册电介质和接着形成所述片册电极 在所述沟道区域上方是采用绝缘体上半导体衬底。
14. 权利要求11的方法，其中形成所述阶梯状的源和漏区包括形成非本 征源和漏区，所述非本征源和漏区覆盖本征源和漏区的延伸区域但不覆盖所 述本征源和漏区的接触区域。
15. —种半导体结构的制造方法，包括在半导体衬底上方形成栅电介质和接着形成栅电极；在至少采用所述栅电极作为掩模时在所述半导体衬底内形成延伸区域； 形成覆盖与所述栅电极相邻的 一部分所述延伸区域的非本征源和漏区；和在至少采用所述非本征源和漏区作为掩模时在所述半导体衬底中形成 本征源和漏区的接触区域。
16. 权利要求15的方法，其中形成所述延伸区域是采用所述栅电极和第 一间隔物作为掩模。
17. 权利要求16的方法，其中形成所述非本征源和漏区包括 形成覆盖所述延伸区域的非本征源和漏区；和对所述非本征源和漏区构图以形成覆盖相邻于所述栅电极的部分所述 延伸区域的所述非本征源和漏区。
18. 权利要求17的方法，其中对所述非本征源和漏区构图是使用第二间 隔物作为掩模。
19. 权利要求15的方法，其中形成所述栅电介质和接着形成所述栅电极 在所述半导体衬底上方是使用绝缘体上半导体衬底。
20. 权利要求15的方法，其中形成所述栅电介质和接着形成所述栅电极 在所述半导体衬底上方是使用体半导体衬底。
全文摘要
半导体结构包括部分地位于半导体衬底内的阶梯状的源和漏区，该阶梯状的源和漏区优选地在位于沟道区域上方的栅电极方向上具有阶梯，该沟道区域与半导体衬底内的阶梯状的源和漏区邻接。阶梯状的源和漏区的阶梯状部分覆盖阶梯状的源和漏区内的延伸区域。
文档编号H01L29/08GK101236990SQ20081000534
公开日2008年8月6日 申请日期2008年2月1日 优先权日2007年2月1日
发明者托马斯·W·戴尔, 方隼飞, 朱慧珑, 骆志炯 申请人:国际商业机器公司