专利名称：半导体装置及其制造方法
技术领域：
本发明是有关于一种半导体装置的制造方法，且特别是有关于一种用可 提高操作电压的半导体装置的制造方法。
背景技术：
高压金属氧化物半导体晶体管被广泛地应用于许多电子装置中，如中央 处理器的电压供应器、电源管理系统、交直流转换器等。由于高压金属氧化 物半晶体管通常是操作于高操作电压之下，因此可能会造成一高电场而导致
沟道与漏极的接合面附近产生极多的热电子。这些热电子会将漏极附近的电 子提升至导通带中而形成电子-空穴对，而对漏极附近的共价电子造成影响。
大部份因热电子而被离子化后的电子会移动至漏极并增大漏极电流Id，而另一
少部份的离子化电子会注入且陷入栅极氧化层中，导致栅极临限电压的改变。
相反地，因热电子而产生的空穴会流向衬底而产生一漏极电流Isub。当操作电
压上升时，电子-空穴对的数量也会跟着增加而造成所谓的"载流子倍增"
(carrier multiplication)现象。
图l显示一传统具有侧边扩散漏极区的高压金属氧化物半导体晶体管的 剖面图。如图1所示，高压金属氧化物半导体晶体管130形成于一半导体晶片 IIO上。半导体晶片110具有一P型硅衬底111以及一形成于P型硅衬底111表面 上的P型外延(epitaxial)层112。高压金属氧化物半导体晶体管130具有一P型阱 121、 一形成于P型阱121中的N型源极区122、 一形成于P型外延层112中的N型 漏极区124、以及一栅极114。
5当上述的漏极电流Isub流经P型硅衬底lll时，P型硅衬底lll本身的电阻 Rsub会产生一个感应电压Vb。如果感应电压Vb够大时，P型硅衬底lll与源极 122间便会发生顺向偏压且同时形成所谓的寄生双载流子结晶体管140。当寄 生晶体管140被导通时，由漏极124流向源极122的电流会大增，而产生电崩溃 现象，导致高压金属氧化物半导体晶体管130故障。
在某些高压金属氧化物半导体晶体管中，为了提供一更高的崩溃电压， 其源/漏极都使用了一种称为双扩散漏极(Double Diffbse Drain)的结构。图2显 示了在美国第5770880号所揭露的具有双扩散漏极的高压金属氧化物半导体 晶体管。 一衬底210具有N型基体212。在栅极氧化层222上的栅极220形成于一 源极230及漏极240之间。源极与漏极实质上是相同而可互换的，因此以下将 仅对漏极进行说明。每一个漏极具有一双重扩散区，包括一第一重的浓掺杂 接触区214以及一淡掺杂区216。这些扩散掺杂区是经由在氧化层218上形成开 口219后对衬底210露出的表面进行P型离子(如硼离子)植入、再进行退火步骤 使离子扩散进入衬底210而形成P型掺杂区214及216。接触区214通常是被局限 于表面而没有深入N型基体212中。第二重的淡掺杂区216则是深入基体212中 且有部份位于栅极220下方。掺杂区216与N型基体212间形成一接合面，此接 合面即提供了元件的崩溃电压值。扩散掺杂区216具有一低掺杂浓度梯度，可 降低在基体-漏极接合面附近造成反向偏压的电场大小。如此可使得元件在崩 溃电压达到之前，可于一高电压之下操作。然而，制造上述元件需要较复杂 的工艺且可能需要额外的掩膜，因此制造成本也较高。
因此，极需一种新的半导体装置及其制造方法，可改善元件的崩溃电压 且不需额外增加制造成本。
发明内容
本发明提供一种半导体装置及其制造方法，该半导体装置包括 一半导 体衬底，包括一第一型阱和一第二型阱；多个结区，位于该第一型阱和一第二型阱之间，其中每个结区位于该第一型阱和该第二型阱之间，且紧邻该第 一型和第二型阱； 一栅极，设置于该半导体衬底上，且该栅极位于所述这些 结区之至少二者之上；以及一源极和一漏极，设置于该栅极两侧的该半导体 衬底中。
本发明又提供一种半导体装置的制造方法，包括提供一半导体衬底； 形成一第一型阱于该半导体衬底中；以及形成一第二型阱和多个结区于该半 导体衬底中，其中所述这些结区的每一个位于该第一型阱和该第二型阱之间， 且紧邻该第一型阱和该第二型阱。
相较于传统的半导体元件，利用上述实施例所制作的半导体元件，约可 提升30%以上的栅极操作电压范围。再者，由于上述实施例的半导体元件的 制造方法不需额外增加工艺步骤，因此可使用与已知技术实质上相同的制造 流程，而不会增加制造成本。
图1绘示一已知半导体元件的剖面图。 图2绘示一已知半导体元件的剖面图。
图3至图9是绘示按照一实施例所制造的半导体元件的剖面图及其制造 步骤。
图10A显示一传统的半导体元件的漏极电压-漏极电流量测值。
图10B显示本发明一实施例的半导体元件的漏极电压-漏极电流量测值。
附图标号
15a 光阻层；15b 图案化光阻层；16 预定形成第一型离子布植区的位置； 18 光阻层；19 图案化光阻层；20 第一型离子布植工艺；21 第二型离子布
植区；22~形成结区106a的位置；23~预定在P型衬底100中形成结区的位置；
30 第二型离子布植工艺；60 遮光区；61 透光区；70 遮光区；71 透光区； 74 浅沟槽隔离结构；80 遮光区；100 P型衬底；102 第一型阱；104 第二型阱；106a 结区；106b 结区；110 半导体晶片；111 P型硅衬底；112 P型 外延层；116 金属氧化物半导体装置；120 栅极电极；121~P型阱；122~N 型源极区；123~源极区；124 漏极区；125 栅极介电层；130 高压金属氧化 物半导体晶体管；140 寄生双载流子结晶体管；210~衬底；212~N型基体； 214 第一重的浓掺杂接触区；216 淡掺杂区；218 氧化层；219~开口； 220 栅极；222 栅极氧化层；230~源极；240~漏极；200 元件区；300 PN结；500 掩膜；600 掩膜；700~掩膜。
具体实施例方式
以下将以实施例详细说明作为本发明的参考，且范例是伴随着图示说明 的。在图示或描述中，相似或相同的部分是使用相同的图号。在图示中，实 施例的形状或是厚度可扩大，以简化或是方便标示。图示中元件的部分将以 描述说明之。可以理解的是，未绘示或描述的元件，可以本领域技术人员所 知的形式。此外，当叙述一层位于一基板或是另一层上时，此层可直接位于 基板或是另一层上，或是其间亦可以有中介层。
图3至图9为本发明较佳实施例的半导体装置的制造工艺剖面图。
请参考图3，首先，提供一例如P型衬底100的半导体衬底。P型衬底100 较佳为硅衬底。在另一实施例中，P型衬底100包括硅化锗(SiGe)、绝缘层上 覆硅(silicon on insulator, SOI)衬底或其他半导体材料衬底。接着，进行微影工 艺，涂布一光阻层15a于P型衬底100上。随后提供一掩膜500，其包括一遮 光区60和一透光区61 。接着，使光线5通过上述掩膜500以进行一曝光步骤， 而转移掩膜500上的图案至P型衬底100上的光阻层15a中。
如图4所示，随后实施一显影工艺，移除光阻层15a未被上述遮光区60 遮蔽的部分，而形成图案化光阻层15b，并通过图案化光阻层15b定义出预定 形成第一型离子布植区的位置16。
接着，请参考图5，其绘示以图案化光阻层15b作为掩膜，对P型衬底100进行一第一型离子布植工艺20，以形成一第一型阱102于P型衬底100 中。其中，上述第一型离子可为N型或P型离子。
在本实施例中，掩膜500的制作方法包括 -先提供一第一集成电路布局 (lay-out)数据库，包括第一型阱102数据。随后再利用此第一集成电路布局数 据库，形成掩膜500。
如图6A所示，在移除图案化光阻层15b之后，毯覆式形成一光阻层18 于P型衬底IOO上。然后，提供一掩膜600，包括一遮光区70和一透光区71。 接着，使光线6通过上述掩膜600以进行一曝光工艺，而转移掩膜600上的 图案至P型衬底IOO上的光阻层18中。
请参照图7，随后实施一显影工艺，移除光阻层18未被上述遮光区70遮 蔽的部分，而形成图案化光阻层19，并通过图案化光阻层19定义出预定形成 第二型离子布植区21和结区22的位置。接着，以图案化光阻层19为掩膜， 对P型衬底100进行一第二型离子布植工艺30，以形成第二型阱104和多个 结区106a于P型衬底100中。其中，上述第二型离子可为N型离子或P型离 子，且与第一型离子为相反导电型态的离子。值得注意的是，掩膜600与上 述掩膜500具有互补的图案。因此，可通过调整此两掩膜上的透光区或遮光 区的范围，以在上述第一型阱102和第二型阱104之间形成多个结区106a， 且每个结区106a紧邻第一型阱102和第二型阱104。上述掩膜600的制作方 法包括先提供一第二集成电路布局数据库，包括第一型阱102数据、第二 型阱104数据以及结区106a数据。接着，读取该布局数据库，并进行一布林 逻辑运算，以得到一运算结果。最后再利用该逻辑运算结果形成掩膜600。其 中，上述结区106a约介于0.2um和5um之间，较佳为0.5 u m至1.5 u m。
请再次参照图3至图7，在本实施例中是利用縮短掩膜500的遮光区60 (如 图3所示)或掩膜600的遮光区70 (如图6A所示)的遮光范围，以在此两遮 光区之间形成一额外的透光区(图未显示)。如此可横向扩大第一型阱102 和第二型阱104的范围，使得第一型阱102和第二型阱104边缘产生掺杂重迭区域，因此，在分别完成上述第一型离子布植工艺20和第二型离子布植工
艺30工艺之后，可在P型衬底100上形成多个同时掺杂有上述第一型和第二 型离子的结区106a。在一实施例中，第一型离子布植工艺20的掺杂量大于第 二型离子布植工艺30的掺杂量，因而可在结区106a中形成一淡掺杂(Lightly Doped)的第一型离子区。在另一实施例中，通过掺杂较第一型离子浓度高的 第二型离子，以在每个结区106a中形成一淡掺杂的第二型离子区。
接续图5并请参照图6B，其绘示形成一结区于P型衬底100中的另一实 施例。相较于图7的实施例不同的是，本实施例的掩膜700的遮光区80的遮 光范围较掩膜600的遮光区70大，如此可横向縮减第一型阱102和第二型阱 104的范围，使得在分别完成上述第一型离子布植工艺20和一第二型离子布 植40工艺之后，可在P型衬底100上形成多个未惨杂上述第一型和第二型离 子的结区106b。换言之，此些结区106b为实质上与P型衬底IOO相同导电型 态的区域。
接续图7并请参照图8，其绘示在P型衬底100中形成例如浅沟槽隔离结 构(shallow trench isolation, STI) 74的多个隔离结构，以定义出元件区200。 一 般而言，浅沟槽隔离结构的制作方法包括如下步骤首先刻蚀P型衬底IOO， 以形成一凹陷，接着以例如高密度电浆(high-density plasma, HDP)氧化物的介 电材料填入此凹陷中，再经由例如化学机械研磨(chemical mechanical polish, CMP)的平坦化工艺将过量的介电材料移除，以形成浅沟槽隔离结构。然而， 此隔离结构亦可为利用已知的区域氧化法(Local Oxidation of Silicon, LOCOS) 所形成的场氧化层(Field Oxide, FOX)。
请参照图9，其绘示形成一金属氧化物半导体(MOS)装置116于上述元件 区200上。金属氧化物半导体装置116还包括栅极介电层125。在一较佳实施 例中，栅极介电层125包含氧化层，且此栅极介电层125可通过在含有氧化 物、水、 一氧化氮(NO)或其组合的环境中，以例如干式或湿式热氧化(thermal oxidation)的氧化工艺形成，或是利用以四乙基硅氧烷(Tetraethoxysilane， TEOS)
10及氧气作为前驱物(precursor)的化学汽相沉积(CVD)技术形成。上述金属氧化 物半导体装置116的形成步骤包括首先，形成一栅极电极120于P型半导 体衬底100上，且栅极电极120形成于上述结区106a的至少二者上方。随后 再形成一源极123和一漏极124于栅极电极120两侧的P型半导体衬底100 中。其中，源极区123和漏极区124可使用已知的离子植入法形成，且源极 区123和漏极区124具有与第一型阱102相同的导电型态。
栅极电极120较佳包含例如钽(Ta)、钛(Ti)、钼(Mo)、钨(W)、钼(Pt)、铝 (Al)、铪(Hf)、钌(Ru)或其硅化物或氮化物的导电材料。在一较佳实施例中， 栅极电极120由多晶硅组成，并可通过化学汽相沉积(CVD)法沉积已掺杂或未 掺杂的多晶硅而形成。
上述栅极电极120与栅极介电层125可使用例如微影技术进行图案化 (pattemed)。 一般而言，微影工艺包括涂布一光阻材料，随后再将此光阻材 料进行掩膜遮蔽(masked)、曝光(exposed)及显影(developed)，以形成一光阻掩 膜(photoresistmask)。接着，在图案化此光阻掩膜之后，可进行刻蚀工艺，以 移除上述栅极电极材料与栅极介电材料中不想要的部分，因而可形成如图8 显示的栅极电极120与栅极介电层125。
同样地，在另一实施例中，利用上述方法亦可形成包括有栅极电极120、 栅极介电层125、源极区123和漏极区124的金属氧化物半导体装置116于图 6B的实施例的P型衬底100上，且其中栅极电极120位于结区106b的至少 二者上方(图未显示)。
值得注意的是，由于上述结区106a或结区106b位于第一型阱102和第 二型阱104之间，因此可分别在源极区123和栅极电极120下方的第二型阱 104之间以及漏极区124和栅极电极120下方的第二型阱104之间，形成一 PN结(P-N Junction) 300。利用此PN结300可在源极区123及/或漏极区124 与栅极电极120下方的第二型阱104之间产生一耗尽区，通过此耗尽区可提 高金属氧化物半导体装置116操作时的崩溃电压，进而提升元件的操作电压(operation voltage)范围。
请参照图IOA和图10B，其分别显示在不同栅极操作电压下，传统的半 导体元件的漏极电压-漏极电流量测值和本发明一实施例的半导体元件的漏极 电压-漏极电流量测值。如图10A所示，传统的半导体元件的栅极操作电压(Vg) 约介于0V 45V。然而，如图IOB所示，本发明一实施例的半导体元件的栅极 操作电压则可提高至0V 60V。换言之，相较于传统的半导体元件，利用上述 实施例所制作的半导体元件，约可提升30%以上的栅极操作电压范围。再者， 由于上述实施例的半导体元件的制造方法不需额外增加工艺步骤，因此可使 用与现有技术实质上相同的制造流程，而不会增加制造成本。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 本领域技术人员，在不脱离本发明的精神和范围内，当可做更动与润饰，因 此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种半导体装置的制造方法，其特征在于，所述的半导体装置的制造方法包括提供一半导体衬底；形成一第一型阱于所述半导体衬底中；以及形成一第二型阱和多个结区于所述半导体衬底中，其中所述这些结区的每一个位于所述第一型阱和所述第二型阱之间，且紧邻所述第一型阱和所述第二型阱。
2. 如权利要求1所述的半导体装置的制造方法，其特征在于，所述的半 导体装置的制造方法还包括形成一栅极于所述半导体衬底之上；以及 形成一源极和一漏极于所述栅极两侧的所述半导体衬底中。
3. 如权利要求2所述的半导体装置的制造方法，其特征在于，所述栅极 位于所述这些结区的至少二者上方。
4. 如权利要求1所述的半导体装置的制造方法，其特征在于，所述第一 型阱、所述第二型阱和所述这些结区的形成方法包括形成一第一光阻层于所述半导体衬底上； 提供一第一掩膜；利用所述掩膜进行一曝光工艺，以转移所述第一掩膜上的图案至所述半 导体衬底上的所述第一光阻层中；以所述第一光阻层作为掩膜，进行一第一型离子布植工艺，以形成所述 第一型阱于所述半导体衬底中；移除所述第一光阻层；形成一第二光阻层于所述半导体衬底上；提供一第二掩膜；利用所述第二掩膜进行一曝光工艺，以转移所述第二掩膜上的图案至所述半导体衬底上的所述第二光阻层中；以及以所述第二光阻层作为掩膜进行一第二型离子布植工艺，以形成所述第 二型阱和所述这些结区于所述半导体衬底中，其中所述这些结区的每一个位 于所述第一型阱和所述第二型阱之间，且邻接所述第一型阱和所述第二型阱。
5. 如权利要求4所述的半导体装置的制造方法，其特征在于，所述第一掩膜的制作方法包括提供一第一集成电路布局数据库，包括所述第一型阱数据；以及 利用所述第一集成电路布局数据库，形成所述第一掩膜。
6. 如权利要求4所述的半导体装置的制造方法，其特征在于，所述第二 掩膜的制作方法包括提供一第二集成电路布局数据库，包括所述第一型阱数据、所述第二型 阱数据以及所述这些结区数据；读取所述布局数据库，并进行一布林逻辑运算，以得到一运算结果；以及 利用所述逻辑运算结果形成所述第二掩膜。
7. 如权利要求1所述的半导体装置的制造方法，其特征在于，所述第一 型阱为P型阱或N型阱，而所述第二型阱与所述第一型阱具有相反的导电型态。
8. 如权利要求1所述的半导体装置的制造方法，其特征在于，所述这些 结区的长度约介于0.2 u m和5 " m之间。
9. 如权利要求4所述的半导体装置的制造方法，其特征在于，所述这些 结区同时掺杂有P型离子和N型离子，且所述这些结区是利用所述第一型离 子布植工艺，形成所述第一型阱与利用所述第二型离子布植工艺，形成所述 第二型阱的步骤所形成。
10. 如权利要求9所述的半导体装置的制造方法，其特征在于，所述P型 离子的掺杂量大于或小于所述N型离子。
11. 如权利要求4所述的半导体装置的制造方法，其特征在于，所述这些结区实质上与所述半导体衬底具有相同导电型态，且所述这些结区是利用所 述第一型离子布植工艺，形成所述第一型阱与利用所述第二型离子布植工艺， 形成所述第二型阱的步骤所形成。
12. —种半导体装置，其特征在于，所述半导体装置包括 一半导体衬底，包括一第一型阱和一第二型阱；多个结区，位于所述第一型阱和一第二型阱之间，其中每个结区位于所 述第一型阱和所述第二型阱之间，且紧邻所述第一型和第二型阱；一栅极，设置于所述半导体衬底上，且所述栅极位于所述这些结区的至少二者之上；以及一源极和一漏极，设置于所述栅极两侧的所述半导体衬底中。
13. 如权利要求12所述的半导体装置，其特征在于，所述这些结区掺杂 有P型离子和N型离子。
14. 如权利要求12所述的半导体装置，其特征在于，所述这些结区实质 上与所述半导体衬底具有相同导电型态。
15. 如权利要求12所述的半导体装置，其特征在于，所述这些结区具有 P型离子或N型离子。
全文摘要
本发明提供一种半导体装置及其制造方法，该半导体装置包括一半导体衬底，包括一第一型阱和一第二型阱；多个结区，位于该第一型阱和一第二型阱之间，其中每个结区位于该第一型阱和该第二型阱之间，且紧邻该第一型和第二型阱；一栅极，设置于该半导体衬底上，且该栅极位于所述这些结区的至少二者之上；以及一源极和一漏极，设置于该栅极两侧的该半导体衬底中。相较于传统的半导体元件，利用实施例所制作的半导体元件，约可提升30％以上的栅极操作电压范围。再者，由于实施例的半导体元件的制造方法不需额外增加工艺步骤，因此可使用与现有技术实质上相同的制造流程，而不会增加制造成本。
文档编号H01L29/06GK101556921SQ20081009243
公开日2009年10月14日 申请日期2008年4月11日 优先权日2008年4月11日
发明者刘亚胜, 庄璧光, 张弘立, 杨晓莹, 林治平, 陈世明 申请人:世界先进积体电路股份有限公司