半导体器件封装及其制造方法

专利名称：半导体器件封装及其制造方法
技术领域：
本发明的具体实施方式
涉及一种半导体器件，并且更具体地， 涉及一种半导体器件封装及其制造方法。该具体实施方式
适合于广 5乏范围的应用，包4舌互连系纟克(system by interconnection ) ( SBI)结构。
背景技术：
通常，随着半导体器件在尺寸上变小，它可以提供有更多高科 技的功能而消耗更少的功率。因此，对更小和更轻的半导体器件封 装存在上升的需求。
然而，封装技术没能跟上具有微小线宽、高集成单元、高速驱 动等的半导体技术的发展。
例如， 一些高速半导体器件封装产品中至少50%的总电信号延 迟归因于在芯片之间产生的封装延迟。对于一些更大的系统，至少 80%的总预期电信号延迟可以归因于封装延迟。因此，对半导体器 件改进的封装技术正变得更加重要。
此外，由于半导体器件封装起到耗散由芯片产生的热量的作 用，因此，从半导体器件封装产生的热量降低了半导体器件的性能， 从而最终降低了半导体器件的可靠性。

发明内容
通常，本发明的示例性具体实施方式
涉及一种半导体器件封装 及其制造方法，通过其提高了散热效率。
根据一个具体实施方式
，半导体器件封装包括衬底；至少两 个芯片，设置(安装，mount)在衬底上以在一个或多个芯片与衬 底的边缘之间具有间隔(space);覆盖芯片的绝缘层，该绝缘层具 有暴露至少两个芯片的部分的通孔和位于通孔之间的沟槽 (trench),该绝》彖层在间隔内具有至少两个孔图案；以及填充通孔 和沟槽的金属层。
根据第二具体实施方式
，半导体器件封装包括衬底，具有有 效区(valid area)和在有效区周围的无效区；至少两个芯片，设置 在衬底的有效区上；以及绝缘层，形成在包括所设置的至少两个芯 片的4十底上以在无岁文区上具有第 一散热孑L图案(heat-dissipation hole pattern )。
根据第三具体实施方式
， 一种制造半导体器件封装的方法包括 以下步骤在村底上设置至少两个芯片使得该至少两个芯片排列 (安排，arrange)成相互隔开以形成第一间隔并4吏该至少两个芯片 排列成与衬底的边缘隔开以形成第二间隔；在具有设置于其上的至 少两个芯片的^)"底上形成绝^彖层；通过选择性地蚀刻绝》彖层而在第 一和第二间隔中的至少 一 个内形成暴露至少两个芯片的部分的通 孔和至少两个孔图案；通过选择性地蚀刻绝缘层而在通孔之间形成 沟槽以连4妄通孔；在包括至少两个孔图案、通孔和沟槽的绝纟彖层上
形成金属层；以及通过抛光形成在通孔和沟槽上方的金属层的一部 分来形成金属导线(metal wire )。
根据第四具体实施方式
， 一种制造半导体器件封装的方法包括 以下步骤在被分隔成有效区和无效区的衬底的有效区上设置至少 两个芯片；在具有设置于其上的至少两个芯片的衬底上形成绝缘 层；以及通过选择性地蚀刻绝缘层而形成散热孔图案以暴露无效区 的一部分。
本发明内容被提供来以简化的形式介绍概念的选择，这些概念 将在以下的具体实施方式
中被进一步描述。本发明内容并不用于确 定所要求的主题的关键特征或本质特性，也并不用于在确定所要求 的主题范围中用作辅助。
将在下面的描述中陈述附加特征，并且部分地将从描述中显而 易见，或者可以通过实施本文中的教导而获知。本发明的特征可以 通过在所附权利要求中特别指出的手段及组合来实现和获得。本发 明的特;f正将通过下面的描述和所附片又利要求变得更充分地显而易 见，或者可以通过实施如在下文中陈述的本发明而获知。


被包括的以提供对本发明示例性具体实施方式
的进一步理解 以及结合到并构成本申请的一部分的附图，示出了示例性具体实施 方式并连同"i兌明书一起用于解释示例性具体实施方式
的特定特征。 在附图中
图1是^^艮据本发明一种示例性具体实施方式
的半导体器件封装 的布局图2是沿图1中的切割线I-I'切开的半导体器件封装的剖视图3至图11是#4居本发明一种示例性具体实施方式
的用于制 造半导体器件封装的过程的剖视图12是根据本发明另一种示例性具体实施方式
的半导体器件 封装的剖视图13至图20是用于制造图12中所示的半导体器件封装的过 禾呈的剖一见图；以及
图21是根据本发明另一种示例性具体实施方式
的半导体器件 封装的布局图。
具体实施例方式
在以下的详细描述中，现在将详细地参照附图，其以图示的方 式示出了本发明特定的示例性具体实施方式
。这些具体实施方式
被 足够详细地描述以使本领域技术人员能够实施本发明。可以利用其 他的具体实施方式
，并且在不背离本发明的范围的情况下可以进行 结构的、逻辑的和电的改变。此外，应当理解的是，本发明的各种具体实施方式
，尽管不同，^旦不一定是互相排斥的。例如，在一种具体实施方式
中描述的特定特征、结构或特性也可能^皮包括在其他具体实施方式
内。因此，以下的详细描述不应当净皮以局限的意义理 解，并且本发明的范围^f又通过所附的一又利要求连同赋予这样4又利的 等^f介物的全部范围一起来限定。在4壬4可可能的地方，将在所有附图 中4吏用相同的参考标号来表示相同或相似的部件。
在下面的描述中，应当理解，称构件为"第一"、"第二"等是为 了区分单个构件。因此，当构件被称作"第一"、"第二"等时，显而 易见的是，提供至少两个这样的构件并且每个构件可被选择性地或 交换地4吏用。
此外，为了方使Z说明，附图中所示的各个构件的大小或尺寸均 以》文大的方式示出。此外，附图中所示的构件的尺寸比例可以与实 际尺寸不同。
此夕卜，并不是在附图中示出的所有构件都必须被包括在本发明 相应的具体实施方式
中，也不是相应的具体实施方式
被限于所示的 构4牛。因at匕， 一些it/f牛在凄t量上可以添加、去除、或增加/减少。
图1是#4居一种具体实施方式
的半导体器件封装的布局图，而 图2是沿图1中的切割线I-I'切开的半导体器件封装的剖视图。
参考图1和图2，在半导体器件封装IOO中，第一至第三芯片 110、 120禾口 130可以"i殳置在基石出^]"底(基底，base substrate) 150 上。尽管在该示例性具体实施方式
中示出了三个芯片，但少于三个 或多于三个的芯片也可以设置在基础村底150上。第一至第三芯片 110、 120和130可以是从各个晶片中取出的但被设置成单个封装以 完成更高功能的芯片。例如，第一至第三芯片110、 120和130中 的每一个可以选自由传感器芯片、静态RAM ( SRAM )、动态RAM (DRAM)、闪速存储器、逻辑装置、电源集成芯片(IC)、数字信 号处理(DSP)芯片、中央处理单元(CPU)、射频(RF) IC、以 及控制IC组成中的半导体器件组。
第一至第三芯片110、 120和130可以相互电连4妄以完成单个 功能。例如，第一芯片110与第二芯片120可以通过第一导线171 相互电连4妄，第二芯片120与第三芯片130可以通过第二导线172 相互电连4妄，而第三芯片130与第一芯片IIO可以通过第三导线173
才目互电连4妄。 装载部分(loading part ) 150a可以形成在基础衬底150的顶部 表面(上表面)上。例如，装载部分150a可以通过凹蚀刻基础衬 底150的顶部表面来形成。装载部分150a的底部表面可以形成得 4艮平坦以-使第一至第三芯片110、 120和130能够祐:;改置其上。基 础衬底150的边纟彖150b可以形成为高于装载部分150a的装载表面 (即，底部表面)。
基础衬底150可以包括由硬质材料形成的衬底。例如，基石出衬 底150可以包括硅衬底。
4非列在基础4十底150上的第一至第三芯片110、 120和130中 的至少两个可以相互隔开具有指定的间隙。例力口，可以4非列第一至 第三芯片110、 120和130佳J寻每个芯片相互隔开。》匕外，也可以 4非列第一至第三芯片110、 120和130以在芯片与基础4于底150的 边纟彖150b之间形成空着的间隔。
第一和第二绝纟彖层161和163可以形成在具有i殳置于其上的第 一至第三芯片110、 120和130的基石出4于底150的上方。该第一和 第二绝缘层161和163可以平坦化在其上设置有第一至第三芯片 110、 120和130的基石出4于底150。
用于暴露第一和第二芯片110和120的通孑L 167V可以形成在 第一和第二绝^彖层161和163中。沟槽167T可以形成在第二绝桑彖 层163中以连4妻通孔167V。通孑L 167V和沟槽167T可以形成第一 孔图案167a,该第一孔图案167a暴露第一芯片110的衬垫部分(pad parts)和第二芯片120的4十垫部分。
用于暴露第二和第三芯片120和130的其他通孔167V'可以形 成在第一和第二绝乡彖层161和163中。沟槽167T'可以形成在第二 绝纟彖层163中以连4妄通孑L 167V'。通孑L 167V'和沟槽167T'可以形
成第二孔图案167b，该第二孔图案167b暴露第二芯片120的衬垫 部分和第三芯片130的4于垫部分。
第一孔图案167a可以^皮填充有T者如铜的金属材并牛以形成第一 导线171,该第一导线171将第一和第二芯片110和120电连接在 一起。类似地，第二孔图案167b可以^皮填充有诸如铜的金属材剩-以形成第二导线172,该第二导线172将第二和第三芯片120和130
电连4妻在一起。
第一和第二绝《彖层161和163可以具有一个或多个第三孔图案 165,该第三孔图案165暴露基础衬底150。第三孔图案165起到耗 散由驱动第一至第三芯片110、 120和130所产生的热量的作用。
第三孔图案165可以^皮;故置在第一至第三芯片110、 120和130 中的至少两个之间的间隔中，以及净皮;改置在第一至第三芯片110、 120和130中的至少一个与基础4于底150的边纟彖150b中的至少一个 之间的间隔中。
第三孔图案165的水平横截面可以包括诸如圓形、椭圆形、三 角形、四边形等图形的图案。第三孔图案165还可以具有不同的形 状以使散热效果最大化。例如，第三孔图案165可以在平面上具有 i者如Z字形的形状。
第三孔图案165中每个孔的宽度可以从1,000埃至5，000埃变 化，或者在一些具体实施方式
中从1,000埃至2,000埃变化。第三 孔图案165中每个孔中的垂直深度与水平宽度的纵横比基本上可以 为10:1。尤其是，第三孔图案165中的每个孔可以形成为具有比水 平宽度更长的垂直深度。
例如，通过第三孔图案165形成的孔有利地增加了绝缘层163 的表面面积并引入了空气层。结果，半导体器件封装已经改进了耗 散当驱动芯片110、 120和130中的一个或多个时产生的热量。
图3至图11是用于制造诸如图1和图2中所示的半导体器件 封装的示例性过程的剖—见图。
参照图3，可以制备基础4十底150。该基础坤于底150可以包括 由石更质材料形成的衬底。例如，该基础衬底150可以包括珪衬底。
基础衬底150可以设置有装载部分150a以具有i殳置在其上的 芯片，该装载部分150a可以包括形成在基础4十底150的顶部表面 上的凹口 (凹槽)。基础衬底150可以包括在其上设置有芯片的区 域(即，有效区)和在其上没有"i殳置芯片的区i或(即，无效区)。 装载部分150a可以至少包括有效区。
基础邱于底150的边纟彖150b可以:故形成为高于装载部分150a的 装载表面(即，底部表面)。
参照图4，第一至第三芯片110、 120和130可以^^棑列在基础 S于底150的装载部分150a上。
参照图5,第一预备绝多彖层(第一初步绝乡彖层，first preliminary insulating layer )161a可以形成于在其上设置有第一至第三芯片110、 120和130的基础衬底150的上方以覆盖第一至第三芯片110、 120 和130。第一预备绝缘层可以包括氮化物层。尤其是，第一预备绝 纟彖层161a可以包括石圭氮化物层(氮化石圭层，silicon nitride layer )。 此外，第 一预备绝全彖层161a可以包4舌蚀刻中止层(etch-stop layer )。
参照图6,第二预备绝纟彖层163a可以形成在第一预备绝纟彖层 161a上。该第二预备绝乡彖层163a可以包括氧化物层。例如，第二 预备绝缘层163a可以包括硅氧化物层(氧化硅层，silicon oxide layer )。
参照图7,可以通过图案化第二预备绝》彖层163a来形成通孔 167V和167V'以及第三孔图案165。(在这个阶^殳，第一预备绝續_ 层161a没有^皮图案化)通孔167V和167V'可以暴露第二和第三芯 片120和130的指定区域。所暴露的区域可以对应于其衬垫部分。
在形成第二预备绝纟彖层163a的过禾呈中，通孑L 167V和167V' 可以在蚀刻深度上不同于第三孔图案165。然而，由于第一预备绝 纟彖层161a 一皮用作蚀刻中止层，所以可以在通孔167V和167V'的形
成过程中防止芯片受到损害。
参照图8,可以通过图案化和选4奪性地蚀刻第二预备绝乡彖层 163a以形成沟冲曹167T和167T'来形成第二绝乡彖层163。
沟槽167T和167T'可以形成在通孑L 167V之间用来电连4妄第 一和第二芯片110和120或形成在通孔167V'之间用来电连接第二 和第三芯片120和130。尤其是，可以通过部分:1也蚀刻4立于在第一 和第二芯片110和120上的通孔167V之间的第二预备绝缘层163a 的一部分以使其薄于该第二预备绝缘层163a的相邻部分来形成沟 槽167T。类似地，可以通过部分地蚀刻位于在第二和第三芯片120 和130上的通孑L 167V'之间的第二预备绝纟彖层163a的一部分以4吏 其薄于该第二预备绝缘层163a的相邻部分来形成其他沟槽167T'。
因此，可以形成第一孔图案167a，包4舌在第一和第二芯片110 和120上的通孑L 167V以及位于通孑L 167V之间的沟槽167T。另夕卜，
可以由此形成第二孔图案167b,包括在第二和第三芯片120和130 上的通孑L 167V'以及位于通孑L 167V'之间的沟槽167T'。
第三3L图案165可以形成于在第一至第三芯片110、 120和130 中的每一个之间的间隔中或形成于在芯片110、 120和130与基础 一于底150的边*彖150b之间的间隔中。
第三孔图案165中每个孔的宽度可以从l，OOO埃至5,000埃变 化，或者在一些具体实施方式
中乂人l，OOO埃至2,000埃变化。此夕卜， 每个第三孔图案165的纵横比基本上可以为10:1 (垂直深度水平 宽度)。尤其是，第三孔图案165中的每个孔可以形成为具有比水 平宽度更长的垂直深度。
才艮据上述的示例性原理和方法所制造的半导体器件封装100可 以有利地寿毛散由驱动芯片所产生的热量，这至少部分因为通过第三 孔图案165而在绝乡彖层163中引入的增加的表面面积。
参照图9，通过蚀刻经由第一和第二孔图案167a和167b所暴 露的第 一预备绝缘层161a的对应部分可以暴露第二和第三芯片120 和130的部分。此外，通过蚀刻经由第三孔图案165所暴露的第一 预备绝缘层161a的部分，可以暴露基础衬底150的对应的部分。 以这种方式，在蚀刻第一预备绝纟彖层161a之后可以形成第一绝缚— 层161。
参照图10，金属层170可以形成在第二绝缘层163上。该金属 层170可以包括，例如，铜金属层。
可以通过电^f匕学电镀(electrochemical plating )形成4同金属层。 该金属层170的种子金属层(seed metal layer)的厚度可以^皮i殳置 成与第三孔图案165中的一个或多个孔的尺寸或宽度相似。可以形成金属层170的种子层使得该种子层覆盖第三孔图案165中的孔的 顶部，乂人而在第三孔图案165中的孔内形成空隙(voids )。也可以 形成金属层170的种子金属层以填充在第一和第二孔图案167a和 167b中的孑L的内部以4吏芯片110和120电连4妄在一起。
参照图11,可以通过化学才几械抛光(CMP)来抛光金属层170 的上部表面直到暴露第二绝乡彖层163。因此，通过CMP可以去除覆 盖第三孔图案165中孔的顶部的金属层170的部分以敞开第三孔图 案165中的孔。
用于通过CMP抛光第二绝缘层163的厚度或深度可以被设置 成以1更不暴露^f立于形成在芯片110、 120和130上的各个通孑L 167V 和167V'之间的4壬一沟槽167T和167T'。此夕卜，抛光厚度或深度 可以^皮i殳置成足够高以敞开第三3L图案165中的孑L。
因此，填充第一孔图案167a中孔的内部的金属层170的部分 形成电连4妄第一和第二芯片110和120的第一导线171。类似地， 填充第二孔图案167b中孔的内部的金属层170的部分形成电连接 第二和第三芯片120和130的第二导线172。第一和第二导线171 和172可以通过第二绝纟彖层163而互相电绝纟彖。
由于第三孔图案165中孔的顶部是敞开的以增加绝缘层的表面 面积，所以半导体器件封装100能够有效地库毛散由驱动芯片所产生 的热量。
图12是#4居另一种示例性具体实施方式
的半导体器件封装 200的剖视图。在根据图12的半导体器件封装200中，与参照图2 所描述的示例性具体实施方式
的部件等效的部件，由相同的参考标 号来表示。
参照图12，第一至第三芯片110、 120和130可以-故设置在基 础坤十底150的装载部分150a上。
可以形成第一绝多彖层161以覆盖第一至第三芯片110、 120和 130。然后可以形成第二绝纟彖层263以覆盖第一绝纟彖层161。此外， 第一至第三孑L图案267a、 267b和265可以开j成在纟色纟彖层161和263 中。
第三孔图案265可以穿过第二和第一绝纟彖层263和161以部分 暴露基础衬底150。第一孔图案267a可以穿过第二和第一绝缘层 263和161以暴露第一和第二芯片110和120的部分。所暴露的部 分可以包4舌第一和第二芯片110和120的4十垫部分。第二3L图案 267b可以穿过第二和第 一绝纟彖层263和161以暴露第二和第三芯片 120和130的部分。所暴露的部分可以包4舌第二和第三芯片120和 130的^)"塾部分。
阻挡层图案(barrier layer pattern )281和通孑L金属图案(via metal pattern) 283可以形成于在第一和第二孔图案267a和267b中的一 个或多个孔的内部。阻挡层图案281可以包括单个层或由相互堆叠 的多个层形成的堆叠层。阻挡层图案281可以包括选自由钛、钛氮 化物、钽、钽氮化物和TiSiN组成的组中的至少一种材料。
通孔金属图案283可以包括-鴒(W)。然而，各种其他材冲牛可 以一皮用于实现该通孔金属图案283。
第一导线271可以形成在第一和第二芯片110和120之间。第 一导线271可以通过形成在第一孔图案267a中的孔内的通孔金属 图案283来电连4妄第一和第二芯片110和120。
第二导线272可以形成在第二和第三芯片120和130之间。第 二导线272可以通过形成在第二孔图案267b中的孔内的通孔金属 图案283来电连4妄第二和第三芯片120和130。
第一和第二导线271和272可以包4舌选自由铜、鵠、铝、4太和 钽组成的组中的至少 一 种材料。
第三孔图案265可以形成于在芯片110、 120和130中的每一 个之间的间隔中，以及可以形成于在芯片110 、 120和130与基础 ^j"底的边纟彖150b之间的间隔中。
为了使第三孔图案265中的孔能够向外部被暴露或敞开，第三 绝纟彖层图案280可以形成在第二绝纟彖层263上，该第二绝纟彖层263 具有形成于其上的第一和第二导线271和272。第三绝缘层280可 以包括，例如，硅氧化物层。第三绝纟彖层图案280也可以暴露第一 禾口第二导纟戋271和272的丁贞部。
图13至图20是用于制造图12中所示的半导体器件封装的示 例性过程的剖视图。
在图13中，基础衬底150可以包括用于使芯片能够设置于其 上的装载部分150a。装载部分150a可以包4舌形成在基础^]"底150 的顶部上的凹口。此夕卜，基石出衬底150的边纟彖150b可以萍皮形成为 高于装载部分150a的装载表面(即，底部表面)。
进一步参照图13，第一至第三芯片110、 120和130可以祐j殳 置在基础4于底150的装载部分150a上。
覆盖第一至第三芯片110、 120和130的第一绝血彖层161可以 形成在基础衬底150的上方。然后第二绝缘层263可以形成在第一
绝缘层161上。第一绝缘层161可以包括氮化物层而第二绝缘层263 可以包括氧化物层。
参照图14，第一至第三孔图案267a、 267b和265可以一皮形成 在第二和第一绝》彖层263和161中。
第一孔图案267a可以穿过第二和第一绝缘层263和161以暴 露第一和第二芯片110和120的部分。所暴露的部分可以包^"第一 和第二芯片110和120的4于垫部分。第二孔图案267b可以穿过第 二和第一绝》彖层263和161以暴露第二和第三芯片120和130的部 分。所暴露的部分可以包括第二和第三芯片120和130的衬垫部分。 第三孔图案265可以穿过第二和第一绝乡彖层263和161以暴露基础 ^jV^ 150的部^。
第三孔图案265中每个孔的宽度可以从l，OOO埃至5,000埃变 化，或者在一些具体实施方式
中从1,000埃至2,000埃变化。此夕卜， 每个第三孔图案265的纵4黄比基本上可以为10:1 (垂直深度水平 宽度)。尤其是，第三孔图案265中的每个孔可以形成为具有比水 平宽度更长的垂直深度。
才艮据一种或多种上述示例性原理和方法的形成有第三孔图案 265的半导体器件封装200至少对于提高耗散由驱动芯片所产生的 热量来说是有利的。散热的提高可以至少部分归因于暴露在空气中 的表面面积所增力p的比例。
第三孔图案265中孔的尺寸或宽度可以小于第一或第二孔图案 267a或267b中孔的尺寸或宽度。第三孔图案265中的孔在深度上 也可以不同于第一或第二孔图案267a或267b中的孔。然而，由于 第一绝皇彖层161在蚀刻第二绝缘层263中被用作蚀刻中止层，所以 能够在孔图案265、 267a和267b中的孔的形成过程中保护芯片。
参照图15,阻挡层281a可以形成在包括第二绝缘层263的基 石出^H"底150的上方。，然后，通孑L金属层(via metal layer ) 283a可以 形成在该阻挡层281a上。
阻挡层281a和通^L金属层283a没有沉^积在第三^L图案265中 的孔的内部。这是因为第三孔图案265在尺寸上小于第一或第二孔 图案267a或267b。例3口，第三^L图案265中的^L小于第一或第二 孔图案267a或267b中的孔。此外，如果阻挡层281a通过物理气 相沉积(PVD)沉积到具有的厚度大于第三孔图案265的尺寸，则 会在第三孔图案265中的每个孔的开口处产生阻挡层281a的突出 物(overhang)。因此，可以在第三孔图案265中每个孔的内部形成 空隙。
参照图16,通过由CMP抛光阻挡层281a和通孔金属层283a， 可以4吏阻挡层图案281和通孔金属图案283<又<又形成在第一和第二 孔图案267a和267b中的孑L的内部。CMP工艺的厚度可以被设置 以便敞开第三孔图案265中的孔。
尽管在第三孔图案265中的孔被再次向外部敞开，由此可以在 孔内部形成空气层，^f旦是阻挡层图案281和通孔金属图案283各自 4呆持在第一和第二孑L图案267a和267b中的孑L的内表面上。
参照图17,金属层270可以形成在包括第二绝纟彖层263的基础 衬底150的上方。金属层270可以包括，例如，铝。
金属层270可以通过PVD形成在衬底的上方而没有形成在第 三孔图案265中的孔的内部。如果金属层270沉积到具有的厚度大 于第三孔图案265中的孔的尺寸，则形成金属层270以覆盖第三孔 图案265中的3L的顶部。因此，金属层270可以在第三3L图案265
中的每个孔的开口处形成有突出物，由此在第三孔图案265中的每 个孔的内部产生空隙。
参照图18，金属层270可以^皮图案化以形成第一和第二导线 271和272。
通过图案化和选择性地蚀刻对应于第三孔图案265顶部的金属 层270的部分，孔可以被敞开以暴露第三孔图案265中的空隙。也 可以蚀刻金属层270的部分以在第一和第二芯片110和120之间形 成第一导线271以及在第二和第三芯片120和130之间形成第二导 线272。第一导线271可以通过形成在第一孔图案267a中的孔内的 通孔金属图案283来电连接第一和第二芯片110和120。类似地， 第二导线272可以通过形成在第二孔图案267b中的孔内的通孔金 属图案283来电连4妄第二和第三芯片120和130。
参照图19，第三绝纟彖层280a可以形成在具有形成于其上的第 一和第二导线271和272的^"底的上方以平坦化或4呆护半导体器件 封装200。第三绝缘层280a可以包括，例如，硅氮化物层。
可以形成第三绝^彖层280a以便覆盖第三孔图案265中的孔的 顶部/人而在每个孔的内部形成空隙。也可以形成第三绝纟彖层280a 以覆盖第一和第二导线271和272。然后可以通过CMP抛光第三绝 乡彖层280a以暴露第一和第二导线271和272的顶部。
参照图20，可以通过图案化第三绝乡彖层280a形成与第三孔图 案265相对应的第四孑L图案285。因此，该第三绝纟彖层280a可以4皮 图案化以暴露或敞开第三孔图案265中的孔。
图21是才艮据本发明另一种示例性具体实施方式
的半导体器件 去于装300的布局图。
参照图21，第三孔图案365可以形成于例如在第一至第三芯片 110、 120和130中的至少两个的每一个之间，和/或在芯片110、 120 和130与基础4于底150的边乡彖150b之间的一个或多个间隔内。
为了增加形成在基础衬底150上的绝缘层的表面面积，第三孔 图案365可以形成为具有Z字形的长孔(深孔，long hole )。
可以通过才艮据本文中所描述的一种或多种具体实施方式
制造 半导体器件封装来获得一些效果和/或优势，包括，例如，通过使用
位于芯片之间和/或周围的孔图案来有效耗散由驱动设置在半导体 器件封装中的芯片所产生的热量。另外，芯片上的通孔和用于散热 的孔图案都可以同时形成，从而促进了半导体器件封装的快速制 造。根据本文中描述的具体实施方式
所制造的半导体器件将具有增 强的操作稳定性和可靠性。
对于本领域冲支术人员来说将显而易见的是，在不背离本发明的 精神或范围的情况下，可以对本发明进行各种》务改和变化。因此， 本发明旨在覆盖落入所附权利要求及其等同物的范围内的本发明 的{务改和变4匕。
权利要求
1.一种半导体器件封装，包括衬底；至少两个芯片，设置在所述衬底上以在一个或多个所述芯片与所述衬底的边缘之间具有间隔；绝缘层，覆盖所述芯片，所述绝缘层具有暴露所述至少两个芯片的部分的通孔和位于所述通孔之间的沟槽，所述绝缘层在所述间隔内具有至少两个孔图案；以及金属层，填充所述通孔和所述沟槽。
2. 根据权利要求1所述的半导体器件封装，其中，所述绝缘层包 括石圭氮化物层和在所述石圭氮化物层上的石圭氧化物层。
3. 根据权利要求1所述的半导体器件封装，其中，所述至少两个 孔图案中的至少一个的顶部是敞开的。
4. 根据权利要求1所述的半导体器件封装，其中，所述至少两个 孔图案中的至少一个进一步形成在所述芯片之间的间隔中。
5. 根据权利要求1所述的半导体器件封装，其中，所述至少两个 孔图案中的至少一个的^黄截面对应于选自由圓形、四边形、三 角形、椭圓形以及Z字形长孔图案组成的组中的图案。
6. 根据权利要求1所述的半导体器件封装，其中，所述金属层包 括铜。
7. —种制造半导体器件封装的方法，包括以下步骤在衬底上设置至少两个芯片使得所述至少两个芯片排列 成相互隔开以形成第 一 间隔并^f吏所述至少两个芯片排列成与 所述4十底的边纟彖隔开以形成第二间隔；在具有i殳置于其上的所述至少两个芯片的所述^)"底上形 成绝纟彖层；通过选4奪性地蚀刻所述绝纟彖层而在所述第一和所述第二 间隔中的至少 一个内形成暴露所述至少两个芯片的部分的通 孑L和至少两个孔图案；通过选4奪性地蚀刻所述绝纟彖层而在所述通孔之间形成沟 槽以连4妄所述通孑L;在包4舌所述至少两个孔图案、所述通孔、和所述沟槽的 所述绝缘层上形成金属层；以及通过抛光形成在所述通3L和所述沟冲曹上方的所述金属层 的一部分而形成金属导线。
8. 根据权利要求7所述的方法，其中，在所述金属层形成步骤中， 所述金属层在所述至少两个孔图案中的一个或多个孔中的每 一个的开口处形成为突出的以在所述一个或多个孔中的每一 个内形成空隙，并且其中，所述通孔^C填充有所述金属层。
9. 才艮据4又利要求7所述的方法，其中，在所述于所述间隔内形成 所述通孔和所述至少两个孔图案的步骤中，通过选4奪性地蚀刻 所述绝多彖层而在所述至少两个芯片之间的所述第 一 间隔中形 成所述至少两个孔图案。
10. —种半导体器件封装，包括衬底，具有有效区和在所述有效区周围的无效区；至少两个芯片，设置在所述衬底的所述有效区上；以及绝缘层，形成在包括设置的所述至少两个芯片的所述衬 底上以在所述无效区上具有第一散热孔图案。
11. 根据权利要求IO所述的半导体器件封装，进一步包括通孔图案，位于所述绝多彖层上以暴露所述至少两个芯片 的部分；以及导线，位于所述绝纟彖层上以通过所述通孔图案电连4妾所 述至少两个芯片。
12. 根据权利要求11所述的半导体器件封装，进一步包括阻挡层图案，位于所述通孔图案的内表面上；以及通孔金属图案，位于所述阻挡层图案上以填充所述通孔 图案。
13. 根据权利要求11所述的半导体器件封装，其中，所述导线包 括铝。
14. 根据权利要求11所述的半导体器件封装，进一步包括平坦化 层，所述平坦化层在所述绝缘层上形成以便敞开所述第一散热 孔图案中的孔以及暴露所述导线的顶部。
15. 根据权利要求IO所述的半导体器件封装，进一步包括第二散 热孔图案，所述第二散热孔图案位于i殳置在所述有效区上的所 述至少两个芯片之间的间隔中。
16. —种制造半导体器件封装的方法，包括以下步骤在4皮分隔成有效区和无效区的衬底的所述有效区上设置 至少两个芯片；在具有设置于其上的所述至少两个芯片的所述衬底上形 成纟色乡彖层；以及通过选择性地蚀刻所述绝缘层而形成散热孔图案以暴露 所述无效区的一部分。
17. 根据权利要求16所述的方法，进一步包括以下步骤在所述绝缘层上形成通孔图案以暴露所述至少两个芯片 的部分，所述通3L图案中的一个或多个: L中的每一个具有的宽 度大于所述散热孔图案中的孔的宽度；在包括所述散热孔图案和所述通孔图案的所述绝缘层上 形成金属层；以及通过图案化所述金属层而形成经由所述通孔图案中的孔 电连接所述至少两个芯片的金属导线。
18. 根据权利要求17所述的方法，其中，在所述金属层形成步骤 中，所述金属层在所述散热孔图案中的一个或多个孔中的每一 个的开口处以突出的方式形成以在所述散热孔图案中的所述 一个或多个孔中的每一个内形成空隙，并且其中，所述通孔4皮 填充有所述金属层。
19. 根据权利要求16所述的方法，进一步包括以下步骤在所述绝缘层上形成通孔图案以暴露所述至少两个芯片 的部分；在包4舌所述散热孔图案和所述通孔图案的所述绝多彖层上 形成阻挡层和通孔金属层； 通过抛光所述阻挡层和所述通孔金属层而在所述通孔图 案中的至少 一个中的 一个或多个孔内形成阻挡层图案和通孔金属层图案；在包括所述阻挡层图案和所述通孔金属层图案的所述绝 參彖层上形成金属层；以及通过图案化所述金属层而形成经由所述至少一个通孔图 案中的所述孔电连^妻所述至少两个芯片的金属导线。
20. 根据权利要求19所述的方法，在所述金属导线形成步骤之后， 所述方法进一步包括以下步骤形成平坦化层以覆盖所述金属层；通过抛光所述平坦化层而暴露所述金属导线的顶部；以及通过图案化所述平坦化层以敞开位于所述绝缘层上的所 述散热孔图案中的孔而在对应于所述绝乡彖层上的所述散热孔 图案的所述平坦化层的位置处形成孔图案。
全文摘要
本发明披露了一种半导体器件封装及其制造方法，通过该半导体器件封装及其制造方法提高了互连系统(SBI)结构中的散热效率。一种示例性半导体器件封装可以包括衬底；至少两个芯片，设置在衬底上以在一个或多个芯片与衬底的边缘之间具有间隔；覆盖芯片的绝缘层，该绝缘层具有暴露至少两个芯片的部分的通孔和位于通孔之间的沟槽，该绝缘层在间隔内具有至少两个孔图案；以及填充通孔和沟槽的金属层。
文档编号H01L25/00GK101350344SQ200810129909
公开日2009年1月21日 申请日期2008年7月21日 优先权日2007年7月19日
发明者金尚喆 申请人:东部高科股份有限公司