混合取向技术互补金属氧化物半导体结构及其制造方法

专利名称：混合取向技术互补金属氧化物半导体结构及其制造方法
技术领域：
本发明的典型实施例总体涉及半导体器件，并且更具体地涉及集成半导
体器件，例如在具有绝缘体上硅(SOI)部分和体硅部分的衬底的顶上形成 的互补金属氧化物半导体(CMOS)器件。
背景技术：
垂直应力技术，例如SMT (应力记忆技术)对于将来的CMOS世代是 有吸引力的，因为它们比例如衬层技术的技术更有利于缩放。在金属栅极 CMOS领域，栅极引入应力的新的可能性是可能的。对于金属栅极CMOS 中的功函控制，追求双金属栅极叠层的构思。
US2007/0069298 Al描述了一种通过具有单功函金属栅极的应变沟道 CMOSFET制造迁移率增强的方法，其包括提供形成有PMOSFET和 NMOSFET的区的半导体衬底。压应变膜形成覆盖PMOSFET沟道，并且随 后栅极介电层分别形成于NMOSFET区和压应变膜上。栅电极形成于栅极介 电层上，并且帽层随后形成覆盖NMOSFET区以便在NMOSFET的沟道上 产生局部拉应力。单功函金属栅极不仅单独使用，而且和高k材料一起使用。 栅电极层可以包括传统材料，例如多晶硅、多晶硅锗、具有对应于半导体衬 底的中间隙的Fermi能级的材料，例如TiN、 Ti、 TaN、 Ta、 W;或具有合 适的功函的其它材料。由于其附着力、成熟的制造工艺、和热稳定性，TiN 适于用作栅电极。有时W或Al层可以一皮设置于TiN栅电极上以减小电阻。
该方案使用了覆盖层应力，而不是来自栅极自身的应力，并且不涵盖混 合取向。
US 2006/0237801 Al描述了应变CMOS,其中金属栅极可以具有其调制 得补偿阈值电压漂移的功函。通常，这意味着栅电极的功函将对于应变硅 NMOS而被增加以便补偿应变硅沟道的导带的减小。换而言之，具有稍微高 的功函的金属可以被选择作为栅电极，以便补偿阈值电压漂移。该补偿可以
以各种方式实现，包括选择具有较高功函的金属用作栅电极并且通过掺杂被 选择的金属，或者用扩散或者用注入。
该方案也没有使用来自金属栅电极的应力，而是使用了金属的功函以便 补偿覆盖层的应力。该方案也不涵盖混合取向。
US 7,208,815B2描述了可以具有多晶向的CMOS器件。衬底中的一逻辑 ^t可以包括一晶向上的至少一NFET和另一晶向上的至少一PFET。用于才册 电极的金属对于NFET的金属栅电极选自TaSiN、 TaN、 MoN,对于PFET 的金属栅电极选自Ru、 WN、 TaAlN。
该方案不使用来自金属栅电极的应力。而且，不同的栅极金属被用于调 整功函，并且不在应力下沉积。
US 2006/0071285 Al描述了具有形成于NMOS和PMOS晶体管的选冲奪 性应变的沟道的高k应变双栅电极CMOS器件，其利用了替代栅电极工艺 并且使用具有合适的热膨胀系数的双金属类型作为栅电极沟槽工艺的填充 金属。
尽管该方案确实使用了来自金属栅电极的应力，但不使用混合取向。结 果，在PFET情形中应力的影响非常弱。

发明内容
根据本发明的典型实施例，克服了前述和其它问题，并且实现了其它的 优点。
在本发明的典型实施例的第一方面中，提供了混合取向技术CMOS结 构，其包括拉应力NFET栅电极叠层和压应力PFET栅电极叠层，其中各栅 电极叠层包括高介电常数氧化物/金属，并且其中拉应力NFET栅电极叠层和 压应力PFET栅电极叠层中的应力源是高k金属栅电极叠层中的金属。
在本发明的典型实施例的另一方面中，提供了一种方法，该方法用于形 成混合取向技术CMOS结构。SOI衬底被提供。该SOI被处理，以便提供 SOI区和体硅区。第一伪栅电极叠层形成于SOI区上并且第二伪栅电极叠层 形成于体硅区上。氧化物层形成。替代栅电极工艺被用于移除第一和第二伪 栅电极叠层。这留下了第一和第二开口。高介电常数栅极氧化物、金属栅极、 和金属填充物被沉积在开口之一中，以便形成拉应力的NFET栅电极叠层。 高介电常数栅极氧化物、金属栅极、和金属填充物被沉积在另一开口中，以Y更形成压应力的PFET。


当结合附图阅读时，在以下详细描述中，本发明的实施例的前述和其它
方面将变得更为显见，其中
图1A-IF示出了形成HOT结构的典型工艺流程；
图2A和2B分別示出了类型A和类型B的HOT结构的放大的截面。
图3A-3E示出了形成拉应力NFET栅电极叠层和压应力PFET栅电极
叠层的典型替代栅电极工艺流程，其中应力源是高k金属栅极中的金属。 图4示出了根据本发明典型实施例的方法的形成混合取向技术CMOS
结构的逻辑流程图。
具体实施例方式
在本发明典型实施例中NMOS和PMOS栅电极叠层金属中的应力被有 意地设计以便改善器件的性能。另外，对栅电极叠层金属的改进与混合取向 技术(HOT)结合以便最大化PFET器件中引入的垂直应力性能。
本发明的典型实施例创造了具有拉应力的NFET栅极叠层和压应力的 PFET栅电极叠层的CMOS结构，其中应力源是高k金属栅极叠层中的金属。 栅极中形成的应力可以期望比涉及使用衬层(例如双应力衬层、DSL,由此 拉应力衬层，通常是氮化物，被放置在NFET上方并且压应力衬层被放置在 PFET衬层上方)的应力技术更好地缩放以具有减小的节距。
通过引入的方式，参考图2A和2B以便分别示出类型A和类型B的HOT 结构。图2A示出了在包括(110) Si层120、氧化物层140和(100)体硅 处理晶片160的SOI结构上的PFET 100。 NFET 180而在(100 )外延硅200 上。浅沟槽隔离(STI)区220隔离PFET 100和NFET 180。图2B示出了相 反的情形，NFET 180在包括(100) Si层240、氧化物260和下面的处理晶 片280的SOI结构上。在该情形的PFET 100在(110 )外延Si 300上。
在两个情形，PFET 100在(110) Si表面上并且NFET 180在(100) Si 表面上以便获得提高的性能。在(110)和(100)表面上电流的流向都是沿 <110>耳又向。
在本发明的典型实施例中，并且简而言之，该结构4吏用双栅电极集成方
案制造。在NFET叠层中，拉伸金属膜(例如TiN膜)被使用。NPET在(100 ) 取向硅上，为了 FET性能和应力耦合效益的原因。PFET在(110)或(111) 取向硅上，为了器件性能和最大应力耦合的原因。对于(100)取向的PFET, sigma zz系数弱，而该系数在(110)或(111 )中大得多，由此最大化了垂 直应力的效果。或者传统HOTA或B,或者超级HOT器件类型可以被采用。
对于HOT混合型衬底的制造可以通常参考公有的US 2005/0236687 Al， "Strained Silicon CMOS on Hybrid Crystal Orientations",其整体通过引用的 方式引入于此，尽管在此充分地进行了复述。
对于HOT混合型衬底的制造可以通常参考M. Yang等， "Silicon-on-Insulator MOSFET，s with Hybrid Crystal Orientations",其整体通 过引用的方式引入于此，尽管在此充分地进行了复述。
现将参考图1A-1F,描述通过在图3A-3E中所示出的改善的和新的 工艺制造一种可修改结构的典型和非限制性的工艺。
图1A示出了衬底10，即可以被采用的混合衬底。如所示，衬底10包 括表面介电层18、第一半导体层16、绝缘层14、和第二半导体层12。
衬底10的表面介电层18是氧化物、氮化物、氧氮化物或其它绝缘层， 其或者在接合之前存在于初始晶片之一中，或者在通过或者热工艺(即氧化、 氮化或氧氮化)或者通过沉积的晶片接合之后在第一半导体层16顶上形成 的绝缘层。无论表面介电层18的起源如何，表面介电层18具有从大约3 nm 至大约500 nm的厚度，从大约5 nm至大约20 nm的厚度更为典型。
第一半导体层16包括任何半导体材料，该半导体材料例如包括Si、 Sic、 SiGe、 SiGeC、 Ge合金、GaAs、 InAS、 InP以及任何其它III/V或II/VI化合 物半导体。第一半导体层16还可以包括预先形成的SOI衬底的SOI层或例 如Si/SiGe的层叠半导体。第一半导体层16具有与第二半导体层12相同的 晶向，优选是在(100)晶面中。尽管优选(100)晶向，但是第一半导体层 16也可以具有(111)晶面、(110)晶面或其它晶面，只要第一半导体层16 不是被后续处理以便在(110)晶面上提供NFET器件的含Si材料就行。
第一半导体层16的厚度可以根据用于形成衬底10的初始晶片而改变。 然而，典型地，第一半导体层16具有从大约5 nm至大约100 nm的厚度。 第一半导体层16通过平坦化、研磨、湿法蚀刻、干法蚀刻或其任意组合而 被减薄至希望的厚度。在优选实施例中，第一半导体层16通过氧化和湿法
蚀刻被减薄以便实现希望的厚度从而提供上含硅层。第一半导体层16可以
被减薄以便提供"超薄绝缘体上硅(UTSOI)衬底"，它表示当FET形成于 上含硅层顶上并且被向前偏置时完全耗尽电荷载流子的具有上含硅层的绝 缘体上硅衬底(SOI层)。第一半导体层16典型地具有小于大约40nm的厚 度，更典型地小于15 nm。第一半导体层16随后^C处理以便^是供衬底的 UTSOI区的SOI层。
然而应当注意，本发明的典型实施例对于层16的厚度没有设置限制， 层16可以是UTSOI层或者是较厚的层。然而，如果第一半导体层16的厚 度被减小，则将增加从受到应力栅极的应力的转移，由此提高器件的性能。
位于第一半导体层16和第二半导体层12之间的绝缘层14，具有根据用 于产生衬底IO的初始晶片的可改变的厚度。然而，典型地，绝缘层14具有 从大约1 nm至大约5 nm的厚度，从大约500 nm至大约100 nm的厚度更为 典型。绝缘层14是在接合之前形成于晶片的一或两侧上的氧化物或其他类 似的绝缘体材料。
第二半导体层12包括与第一半导体层16可以相同或不同的任何半导体 材料。因而，第二半导体层12可以包括，例如Si、 SiC、 SiGe、 SiGeC、 Ge 合金、GaAs、 InAs、 InP以及其它III/V或II/VI化合物半导体。第二半导体 层12还可以包括预先形成的SOI衬底的SOI层或例如Si/SiGe的层叠的半 导体。
第二半导体层12具有与第一半导体层16相同的晶向，优选在(100) 晶面中。尽管(100)晶向是优选的，但是第二半导体层12可以具有(111) 晶面、(110)晶面或其它晶面，只要第二半导体层12不是被后续处理以4更提 供(110)晶面上的nFET器件的含硅材料就行。
第二半导体层12的厚度可以根据用于形成衬底IO的初始晶片而改变。 然而，典型地，第二半导体层12具有从大约5 nm至大约200 nm的厚度， 从大约5至大约100nm的厚度更为典型。
在图1A中示出的衬底10包括接合在一起的两个半导体晶片。在制造衬 底10中所使用的两个晶片可以包括两个SOI晶片、其中晶片之一包括第一 半导体层16并且另一晶片包括第二半导体层12; SOI晶片和体半导体晶片； 或SOI晶片和包括离子注入区的体晶片，该离子注入区例如为在接合过程中 可以用于分离至少晶片之一的一部分的H2注入区。
接合的实现是通过首先使两个晶片相互紧密接触，选择性地施加外力至 接触的晶片，并且随后在能够将两个晶片接合在一起的条件下加热两个接触 的晶片。加热步骤可以在外力存在或不存在下进行。加热步骤典型地在惰性
环境中在从大约200°至大约1050°C的温度下进行大约2至大约20小时的时 间。更加优选，接合在从大约200°至大约400°C的温度下进行大约2至大约 20小时的时间。术语"惰性环境"用于指示其中采用惰性气体，例如He、 Ar、 N2、 Xe、 Kr或其混合物的大气。在接合工艺过程中优选使用的环境是 N2。
在其中采用两个SOI晶片的实施例中，SOI晶片至少之一的一些材料层
移除。平坦化工艺在到达表面介电层18时停止。
在其中晶片之一 包括离子注入区的实施例中，离子注入区在接合过程中 形成多孔区，该多孔区引起离子注入区上方的晶片的部分脱落，留下例如在 图1A中所示出的被接合的晶片。注入区典型地包括使用本领域技术人员所 熟知的离子注入条件来注入晶片表面的H2离子。
在被接合晶片其中不包括介电层的实施例中，表面介电层18可以通过 例如氧化的热工艺，或通过例如化学气相沉积(CVD)、等离子体增强CVD、 原子层沉积、化学溶液沉积以及其它类似的沉积工艺的传统沉积工艺而形成 于被接合的晶片的顶上。
现在参考图1B,掩模20形成于图1A的衬底10的预定部分上，以便保 护衬底10的一部分，而留下衬底10的另一部分不受保护。衬底10的被保 护的部分界定衬底的SOI区22，而衬底10的未被保护的部分界定体硅区24。 在一实施例中，掩模20通过施加光致抗蚀剂掩模至衬底10的整个表面而形 成于表面介电层18的预定部分上。在施加光致抗蚀剂掩模之后，掩模通过 光刻被构图，这包括将光致抗蚀剂曝光于辐射图案并且使用光致抗蚀剂显影 剂显影该图案的步骤。包括形成于衬底10的预定部分上的掩模20的所得的 结构例如在图1B中示出。
在另一实施例中，掩模20是使用光刻和蚀刻形成和构图的氮化物或氧 氮化物层。氮化物或氧氮化物掩模20可以在界定衬底10的体硅区24之后 被移除。
在衬底10顶上形成掩模20之后，该结构经历一或更多的蚀刻步骤以便 暴露第二半导体层12的表面。具体地，在本发明该情形使用的一或更多的
蚀刻步骤移除表面介电层18的未被保护的部分，以及第一半导体层16的下 面的部分，和将第一半导体层16与第二半导体层12分离的绝缘层14的部 分。蚀刻可以使用单个蚀刻工艺进行或者可以采用多个蚀刻步骤。在本发明 该情形所使用的蚀刻可以包括干法蚀刻工艺，例如反应离子蚀刻、离子束蚀 刻、等离子体蚀刻或激光蚀刻、其中使用化学蚀刻剂的湿法蚀刻工艺、或其 任意的组合。在本发明的优选实施例中，反应离子蚀刻(RIE)被用于选择 性地移除体硅区24中的表面介电层18、第一半导体层16和绝缘层14的未 被保护的部分。进行蚀刻工艺之后的所得的结构例如在图1C中示出。注意， 被保护的SOI区22，即表面介电层18、第一半导体层16、绝缘层14和第 二半导体层12的侧壁在该蚀刻步骤之后被暴露。如所示，被暴露的层18、 16和14的侧壁与掩模20的最外侧的边对齐。
掩模20随后使用传统光致抗蚀剂剥离工艺从在图1C所示的结构被移 除，并且随后衬层或隔离体25典型地形成于被暴露的侧壁上。选择性的衬 层或隔离体25通过沉积和蚀刻而形成。衬层或隔离体25包括例如氧化物的 绝缘材料。
形成选4奪性的衬层或隔离体25之后，半导体材料26形成于暴露的第二 半导体层12上。半导体材料26具有与第二半导体层12的晶向相同的晶向。 所得的结构例如在图1D中示出。
半导体材料26可以包括任何含硅半导体，例如硅、应力的硅、SiGe、 SiC、 SiGeC或其组合，其能够使用选择性的外延生长方法而被形成。在一 些优选实施例中，半导体材料26包括硅。半导体材料26可以被称为再生长 半导体材料26。
接着，在图1D中所示出的结构经历例如化学^4成抛光(CMP)或研磨 的平坦化工艺，使得半导体材料26的上表面基本与第一半导体层16的上表 面持平。注意在该平坦化工艺过程中表面介电层18的先前被保护的部分被 移除。
提供基本平坦化的表面之后，例如浅沟槽隔离区的隔离区27典型地被 形成，以便隔离SOI器件区22与体硅器件区24。隔离区27使用本领域技 术人员所熟知的工艺步骤形成，包括例如沟槽界定和蚀刻；用扩散阻挡选择 性地在沟槽形成衬层；和用例如氧化物的沟槽介电质填充该沟槽。在该沟槽
填充之后，该结构可以被平坦化并且可以进^f亍选^^性的致密化工艺步骤以便 致密化该沟槽介电质。
包含隔离区27的所得的基本平坦化的结构例如在图IE中示出。如所示，
图IE的结构包括SOI器件区22内被暴露的第一半导体层16和在体硅器件 区24内的再生长半导体材料26，其中第一半导体层16和半导体材料26具 有相同的晶向，优选具有在(100)晶面内的表面。
参考图1F，在接下来的工艺步骤中，SOI区22被处理以便提供SOI MOSFET并且体硅区24被处理以便提供体MOSFET。注意，图1F的工艺 流程根据本发明的典型实施例被改进以便提供替代的栅极工艺，如下面参考 图3A-3E所描述的。
在处理SOI区22和体硅区24之前，器件隔离区可以在衬底10内被形 成。器件隔离区26可以通过使用干法蚀刻工艺，例如反应离子蚀刻(RIE) 或等离子体蚀刻，结合传统遮挡掩模，在衬底中选择性地蚀刻沟槽而被设置。 器件隔离区26提供体硅器件区24内和SOI器件区22之间的隔离并且相似 于隔离体硅器件区24与UTSOI器件区22的隔离区27。作为替代，器件隔 离区26可以是场隔离区。场隔离区可以使用硅工艺的局部氧化而形成。
SOI区22和体硅区24可以使用传统遮挡掩模技术而被单独地处理。遮 挡掩模可以包括传统软和/或硬掩冲莫材料并且可以使用沉积、光刻和蚀刻而被 形成。在优选实施例中，遮挡掩模包括光致抗蚀剂。光致抗蚀剂遮挡掩模可 以通过施加光致抗蚀剂毯层至衬底IO表面、将光致抗蚀剂层暴露于辐射图 案、并且随后使用传统抗蚀剂显影剂将该图案显影于光致抗蚀剂层中而被产 生。
作为替代，遮挡掩模可以是硬掩模材料。硬掩模材料包括可以通过化学 气相沉积(CVD)和相关方法沉积的介电系统。典型地，硬掩模成份包括氧 化硅、碳化硅、氮化硅、碳氮化硅等。旋涂介电质也可以用作包括但不局限 于silsequioxanes、硅氧烷、和磷硼硅玻璃的硬掩模材料(BPSG )。
阱区37、 38可以在体硅区24中通过选择性地注入p型或n型掺杂剂至 衬底10的体硅区24而形成，其中衬底10的UTSOI区可以净皮上述遮挡掩才莫 保护。在图1F中所描绘的实例中，PFET体硅器件区35被注入以便提供n 型阱37并且NFET体硅器件区36被注入以便提供p型阱38。在SOI区22 中，SOI层还可以被选择性地注入。在图1F中所描绘的实例中，PFET SOI
区41被注入以便^是供n型沟道区并且NFET SOI区42被注入以便提供p型 沟道区。
然后，栅极导体叠层28、 29通过首先在衬底表面的顶上趁式沉积栅极 介电层并且随后在栅极介电层顶上沉积栅极导体层而形成于SOI区22和体 硅区24内。栅极介电层可以包括任何传统栅极介电材料，例如Si02，或任 何高k栅极介电材料，例如Hf02。栅极导体层可以包括任何导电材料，例 如掺杂多晶硅。栅极导体和栅极介电层随后使用传统沉积、光刻、和蚀刻工 艺被蚀刻，以便提供衬底10的SOI区22和体硅区24内的栅极导体叠层28、 29，如同在图1F中所描绘的。作为替代，遮挡掩模可以被用于单独设置SOI 区22内的栅极导体叠层28和体硅区24内的栅极导体叠层29。
在图1F中所描绘的实施例中，在接下来的工艺步骤的系列中，SOI MOSFET器件随后被选择性地形成于SOI区22内，而体硅区24被硬或软 遮挡掩模所保护。例如，由构图的光致抗蚀剂提供的遮挡掩模可以在注入之 前被形成以便对于用 一掺杂剂类型掺杂的栅极导体和/或源极/漏极扩散区预 先选择SOI区22内的衬底区。遮挡掩模施加和注入过程可以被重复以便用 不同的掺杂剂类型，例如n型或p型掺杂剂掺杂被选择的栅极导体28、源极 /漏极扩散区40、源极/漏极延伸区或晕区(未示出)。在各注入之后，遮挡 掩模抗蚀剂可以使用传统光致抗蚀剂剥离化学被移除。在一优选实施例中， 构图和注入工艺步骤可以被重复，以便提供至少一 PFET器件41和至少一 NFET器件42，其中PFET和NFET器件41、 42被隔离区26所分离。
在注入之前，隔离体6相邻于栅极叠层28而形成，其中隔离体的宽度 可以被调整以便补偿p型和n型掺杂剂不同的扩散率。另外，升高的源极和 漏极区(RSD)可以通过外延生长被选择性地生长并且由于它典型地是某些 UTSOI器件降低硅化物接触电阻的通常特征而可以存在。此外，SOI区22 内的PFET和NFET器件可以被处理以便提供硅化物区或在超薄沟道 MOSFETS中典型地应用的任何其它传统结构。在SOI区22内形成器件41、 42之后，硬掩模可以从体硅区24被剝离并且另一硬掩模随后被形成于衬底 10的SOI区的顶上留下被暴露的体硅区24。
体硅器件区24可以随后被处理以〗更4是供与SOI区相对比在体硅衬底上 具有提高了的性能的器件。例如，体硅区24可以被处理以便提供在半导体 制造中典型地通常的器件，例如电阻；电容器，包括解耦电容器、平板电容
器、和深沟槽电容器；二极管；和存储器件，例如动态随机存取存储器 (DRAM)和嵌入动态随机存取存储器(eDRAM)。体硅区24可以包括本 体接触50、 51。在一实例中，如同在图1F中所描绘的，体硅区24被处理， 以便4是供具有本体衬底50、 51的MOSFETS。
在图1F中所描绘的实施例中，体硅区24被处理，以便提供至少一p型 MOSFET35和至少一n型MOSFET36,每个都具有本体接触50、 51，其中 p型MOSFET 35通过器件隔离区26与n型MOSFFET 36分离。相似于在 SOI区22内形成的器件，体硅区24可以被选择性地注入以便使用构图的遮 挡掩模提供p型MOSFET 35和n型MOSFET 36。
在注入之后，本体接触50、 51被形成至衬底10的体硅区24内的至少 一器件。体硅区24内的各MOSFET器件35、 36的本体接触50、 51与器件 的阱区电接触并且通过隔离区26与MOSFET的源极和漏极区40分离。
本体接触50、 51可以使用光刻、蚀刻和沉积而形成。更具体地，本体 接触50、 51可以通过构图体硅区24内的衬底10的一部分并且蚀刻^皮暴露 的表面而形成从而形成至至少一 MOSFET 35、 36的至少一阱区37、 36的通 路孔。蚀刻工艺可以是定向蚀刻、例如反应离子蚀刻。在通路孔形成之后， 本体接触50、 51随后通过使用传统工艺，例如CVD或镀覆沉积导电材料进 入通路孔而被形成。导电材料可以是掺杂的多晶硅或导电金属。导电金属可 以包括，但不限于钨、铜、铝、4艮、金，和其合金。在优选实施例中，至 NFET器件36的本体接触51是p型摻杂的多晶硅并且至PFET器件35的本 体接触50是n型掺杂的多晶硅。
现在转至图3A-3E，如上所述，在图1F中进行的工艺被改进以便实现 替代栅极工艺从而实现具有拉应力的NFET栅极叠层和压应力的PFET栅电 极叠层的增强的混合取向技术(HOT) CMOS结构，其中应力源是高k金属 栅极叠层中的金属。使用混合取向技术有益地最大化了在PFET器件中耦合 的垂直应力性能。
图3A和3B示出了在衬底的体硅区上方形成的牺牲栅极氧化物层。栅 极叠层包括具有覆盖氮化物硬掩模(HM) 56和tetraethyloxysilane ( TEOS ) 层58的本征多晶硅。这形成伪栅电极结构52。氮化物HM 56避免在硅化物 区60的沉积期间在伪栅极结构上的硅化物形成。栅才及隔离体62也^皮形成。 图3C示出了在表面上方和栅极隔离体62上方的氮化物停止层64的形成，
随后进行氧化物层66的高密度等离子体(HDP) CVD形成。
HDP CVD形成可以按照本领域中已知的技术。它典型地在从400 - 500 。C的温度下进行。HDP尤其适于填充间隙，由于它趋向于在水平表面上比在 垂直表面上沉积得更多。HDP氧化物的典型厚度可以在从30 - 200 nm的范 围，这通常与栅极叠层的高度相同。
在图3D和3E中，HDP CVD形成之后进行伪栅极结构上的氮化物HM 56 的移除，蚀刻掉伪栅电极结构的多晶硅54 (由此剩下在HDP氧化物层66 中的开口 )，并且再沉积高k栅极氧化物(例如，Hf02)和金属。该后面的 工艺要求在被蚀刻的开口中选择性地形成羰基金属衬层68、形成栅极高k 氧化物层70和金属栅极72、和CVD金属74 (例如鴒)。栅极金属可以是例 如，TaN、 TiN、 TaAlN或其混合物。
栅极高k氧化物层的形成可以使用本领域中的许多已知技术进行，例如 化学气相沉积和原子层沉积。沉积的温度可以在250和350。C的范围之间。
对于栅极高k氧化物层的形成通常可以参考共享的美国专利申请US 2006/0237796，其全部内容通过引用的方式引入于此，尽管在此充分地进行 了复述。
所使用的金属可以根据被产生的栅极结构而被选择。例如，当产生NFET 时可以使用压缩的金属，而当产生PFET时可以使用拉伸的金属。金属厚度 应当在5和20 nm之间的范围。这些金属可以使用PVD在从室温至300。C的 温度范围被沉积；CVD在从250至55(TC的温度范围进行，或者本领域中已 知的其它方法。
另外，蚀刻掉伪栅电极的多晶硅54可以使用许多工艺进行，包括RIE 技术和湿法化学技术。
可以注意到通过PVD工艺形成的TiN膜展示了沉积的大约2.7GPA (压)，而通过CVD工艺形成的TiN膜是拉伸的，在大约2 _ 5到大约5 GPa (取决于工艺和厚度)。TaN膜的性能相似。
所得的HOT CMOS结构展示了拉应力NFET栅极叠层和压应力PFET 栅极叠层，其中应力源是高k/金属栅极叠层中的金属，其中混合取向技术的 使用有益地最大化了在PFET器件中耦合的垂直应力性能。
图4示出了根据本发明一典型实施例的方法，该方法用于形成混合取向 技术CMOS结构。在步骤400中SOI衬底被提供。SOI被处理以便在步骤
410中提供SOI区和体硅区。在步骤420中第一伪斥册极叠层形成于SOI区上 并且第二伪栅极叠层形成于体硅区上。氧化物层在步骤430中形成。在步骤 440中，替代栅电极工艺被用于移除第一和第二伪栅极叠层。这留下第一和 第二开口。高介电常数栅极氧化物、金属栅电极、和金属填充物被沉积入开 口之一 中以便形成在步骤450中被拉应力的NFET栅极叠层。在步骤460中， 高介电常数栅极氧化物、金属栅极、和金属填充物被沉积进入另一开口以便 形成被压应力的PFET栅极叠层。
在上述方法中，NFET栅极叠层可以形成于(100)硅上方并且PFET栅 极叠层可以形成于(110)或(111 )硅上方。
此外，高介电常数栅极氧化物可以由Hf02形成并且使用化学气相沉积 或原子层沉积而形成。作为替代，栅极氧化物可以由其它高介电常数材料构 成，例如丁&205、 Ti02、 A1203、 丫203和1^205。
在上述方法中金属栅极可以具有小于10 nm的厚度并且可以包括TiN、 Ta、 TaN、 TaCN、 TaSiN、 TaSi、 A1N、 W或Mo。在非限制性的实例中NFET 栅极叠层中的金属包括通过等离子体气相沉积来沉积的在压状态下的TaN 或TiN并且在PFET栅极叠层中的金属包括通过化学气相沉积来沉积的在拉 伸状态下TaN或TiN。
此外，伪栅电极的本征多晶硅层可以使用湿法化学技术被移除。另外氧 化物层可以使用高密度等离子体化学气相沉积而被形成。
上述方法用于集成电路芯片的制造中。
考虑到前述描迷，当结合附图和所附权利要求阅读时，各种改进和改编 对于相关领域的技术人员是显见的。作为一些实例，本领域的技术人员可以 试图使用其它相似或等效的材料和/或处理设备。但是，本发明的教导的所有 这样和相似的改进仍然落在本发明的范围内。
此外，各种公开的层厚度和厚度范围，处理温度，清洁和蚀刻成份等旨 在以示例的方式理解，并且不对本发明的典型实施例的实践施加限制。
此外，本发明的实例的一些特征可以在不对应使用其它特征的情况下被 使用而有利。这样，前述描述应当考虑为仅为本发明的原理、教导、实例和 典型实施例的说明，而不是对其进行限制。
权利要求
1. 一种混合取向技术COMS结构，包括拉应力NFET栅极叠层和压应力PFET堆叠，其中各栅极叠层包括高介电常数氧化物/金属，并且其中所述拉应力NFET栅极叠层和压应力PFET堆叠中的应力源是所述高k金属栅极叠层中的金属。
2. 根据权利要求1的混合取向技术CMOS结构，其中所述NFET栅极 叠层中的金属包括在压力状态通过等离子气相沉积而沉积的TaN和TiN之
3. 根据权利要求1的混合取向技术CMOS结构，其中所述PFET栅极 叠层中的金属包括通过在拉力状态通过化学气相沉积而沉积的TaN和TiN之
4. 根据权利要求1的混合取向技术CMOS结构，其中所述NFET栅极 叠层在(100)硅上形成。
5. 根据权利要求4的混合取向技术CMOS结构，其中所述(100)硅 是在硅衬底上生长的外延硅层。
6. 根据权利要求4的的混合取向技术CMOS结构，其中所述(100) 硅是在氧化物层上形成的硅层。
7. 根据权利要求1的混合取向技术CMOS结构，其中所述PFET栅极 叠层在(110)或(111)硅上形成。
8. 根据权利要求7的混合取向技术CMOS结构，其中所述(110 )或(111 ) 硅是在硅衬底上生长的外延硅层。
9. 根据权利要求7的混合取向技术CMOS结构，其中所述(110 )或(111 ) 硅是在氧化物层上方形成的硅层。
10. 根据权利要求6的混合取向技术CMOS结构，其中所述硅具有15 nm 或更小的厚度。
11. 根据权利要求9的混合取向技术CMOS结构，其中所述硅具有15 nm 或更小的厚度。
12. —种制造混合取向技术CMOS结构的方法，包括 处理所述SOI衬底，以便提供SOI区和体硅区；在所述SOI区上形成第一伪栅极叠层和在体硅区上形成第二伪栅极叠层；形成氧化物层；使用替代栅极工艺，以移除所述第一和第二伪栅极，留下第一开口和第 二开口；将高介电常数栅极氧化物、金属栅极、和金属填充物沉积到所述开口之 一中，以形成拉应力的NFET4册极叠层；并且将高介电常数栅极氧化物、金属栅极、和金属填充物沉积到其他开口中， 以形成压应力的PFET栅极叠层。
13. 根据权利要求12的方法，其中所述NFET栅极叠层在(100)硅上 形成。
14. 根据权利要求12的方法，其中所述PFET栅极叠层在(110 )或(111 ) 硅之一上形成。
15. 根据权利要求12的方法，其中所述高介电常数栅极氧化物是Hf02 并且使用化学气相沉积和原子层沉积之一形成。
16. 根据权利要求12的方法，其中所述金属栅极具有小于10 nm的厚度。
17. 根据权利要求12的方法，其中所述氧化物层使用高密度等离子体 化学气相沉积形成。
18. 根据权利要求12的方法，其中所述NFET栅极叠层中的金属包括 压力状态中通过等离子体气相沉积而沉积的TaN和TiN之一。
19. 根据权利要求12的方法，其中所述PFET栅极叠层中的金属包括 拉力状态中通过化学气相沉积而沉积的TaN和TiN之一。
20. 根据权利要求12的方法，其中所述SOI的硅层具有15 nm或更小 的厚度。
全文摘要
本发明公开了一种混合取向技术(HOT)互补金属氧化物半导体(CMOS)结构及其制造方法。所述结构包括拉应力NFET栅极叠层和压应力PFET栅极叠层，其中各栅极叠层包括高介电常数氧化物/金属，并且其中所述拉应力NFET栅极叠层和所述压应力PFET栅极叠层中的应力源是所述高k金属栅极叠层中的金属。
文档编号H01L21/84GK101388399SQ200810215388
公开日2009年3月18日 申请日期2008年9月11日 优先权日2007年9月14日
发明者张立伦, 施里什·纳拉西马, 杰弗里·W·斯莱特, 维杰·纳拉亚南 申请人:国际商业机器公司