半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
0001
本发明涉及具备MOSFET的半导体装置及其制造方法。
背景技术：
0002
以高频移动通信的惊人普及为代表，借助超高速高功能半导体装 置的实现，社会生活的信息化正在明显地进行中。与此同时，对它们 中采用的各个半导体元件的高速化、微细化、大规模集成化、单芯片 化的要求也随着时间而增加。但是，在考虑作为这些半导体元件的主 要构成要素的MOSFET的微细化、高速化时，伴随有各种困难。0003
例如，随着MOSFET的沟道长度即栅极电极长度的缩小，阈值 电压降低(短沟道效应)。若形成与半导体电路的设计时意图的阈值 电压不同的元件，则引起与设计意图不同的元件动作，损害整个电路 的功能。而且，由于阈值电压依存于栅极电极的加工尺寸，即使是少 量的加工偏移，也不可能获得目标特性的元件，在需要大量的均一元 件的半导体电路如DRAM ( Dynamic Random Access Memory: 动态 随机存取存储器)的制造中，非常不方便。0004
这样的短沟道效应，是由MOSFET的源极电极及漏极电极部分
中的电场失真随着沟道长度的缩小而影响到沟道部分中央的附近而
导致的。该影响可以通过使源极区域及漏极区域形成的pn结的结位置 接近半导体表面，即，使pn结"变浅"来避免。但是，若只是使pn结变 浅，则由此构成的源极电极及漏极电极的电阻增大，阻碍在元件中传 递的信号的高速传达。
0005
为了应对该问题而实现源极电极及漏极电极的低电阻化，将源极 区域及漏极区域的上部的一部分与金属化合(硅化(silicide化))。 作为用于进行硅化的金属种类，使用Co、 Ti、 Ni这样的元素。这些元 素中，在采用细线形状时不会观察到电气电阻的上升(细线效应)、 可以与微细化LSI对应的硅化用金属种类是Ni。 Si和Ni的金属化合反 应(硅化反应)可以以低于CoSi2的形成温度即80(TC的温度45(rC进行， 此时，形成作为低电气电阻相的称为NiSi的相。NiSi相若进一步执行 高温的热处理，则在750'C左右转移到电气电阻高的称为NiSi2的最终 相。用于LSI时，形成电阻率小的MSi相。
0006
但是，形成低电阻相的MSi后，为了获得该硅化层和金属布线的 电气接合，必须进行50(TC、 90分左右的低温热处理，但是此时，报 告发生了Ni原子急速扩散，仅通过该热处理就达到140nm的深度的状 况(例如，参照M. Tsuchiaki， Jpn. J. Appl. Phys. ， Vol. 43， p. 5166 (2004 ))。
0007
这样，金属原子的高速扩散不可避免地在金属和硅的接触面进 行。通过深度侵入硅基板的金属原子，在硅禁带中，形成导致漏电流 产生的能级。当然，若在源极区域及漏极区域的结部分形成能级，则 在此产生漏电流。电流经由源极区域及漏极区域的结而漏出后，元件 的动作受损，在DRAM等的存储元件中，写入的信息丢失，半导体装 置的本来的功能丧失。
0008
为了应对这样的问题，以往采用在要形成源极电极及漏极电极 的半导体基板的表面部分，选择性地追加形成半导体物质(例如硅)， 使该区域的表面移动到原来的半导体表面即形成了沟道的面的上方， 经由该追加形成的表面，进行源极区域及漏极区域的pn结的形成及硅 化层的形成，从而使结的位置相对于本来的半导体表面即形成了沟道 的面而言较浅，但相对于追加形成的表面则较深，从而可确保形成源 极区域及漏极区域的电极部分的厚度(扩散层的厚度)这样的高架源 极/漏极法(Elevated source drain method )。这才羊的选择硅生长是 可以采用外延生长法来实现的。0009
但是，在与栅极电极邻接的区域，选择硅生长膜的膜厚变薄。因 而，从沉积了金属的层到结面的最短距离由该部分决定，即使如何加 厚选择硅生长膜，抑制结漏电流的功能也有限。0010
结果，若在栅极电极的附近形成的结极浅的源极/漏极扩展区域 上追加形成硅层并将其硅化，则立即产生大的结漏电流。因此，无法 在源极/漏极扩展区域上形成金属化合层，该部分的电气电阻变得非 常高，产生大的电位降。即，对元件施加的电位无法充分传达到沟道
部分，妨碍高驱动力的MOSFET的实现。0011
另外，为了切断到半导体基板的结漏电流，提出了用于实现SOI (Silicon On Insulator:绝缘体上硅)构造的LSI电路的制造。但是， 即使在该场合，为了实现源极电极及漏极电极的低电阻化，在必须将 源极区域及漏极区域的上部的一部分与金属化合(硅化)这一点上没 有改变。此时，金属原子的高速扩散不可避免地在金属和硅的接触面 进行，因此，若金属原子浸润于沟道部分，则当然会损害由栅极电极 控制沟道电流的能力，不再如所期望那样地适于切断沟道电流，半导 体装置的本来的功能丧失。0012从而，为了避免结漏电流的发生，确立在与栅极电极邻接的区域 中抑制金属原子从硅化层放出的新方法成为必要的课题。
0013
如以上所详细说明，随着元件的微细化，为了使源极区域及漏极 区域的结位置保持较浅且抑制源极电极及漏极电极的电气电阻，必须 将其硅化，但是，难以抑制形成硅化的金属原子的高速扩散和其引起 的结漏电流，或者源极区域和漏极区域间的沟道漏电流
发明内容
0014
本发明是考虑了上述情况而提出的，其目的是提供即使将源极 区域及漏极区域硅化，也可以尽可能地抑制漏电流的半导体装置及其 制造方法。
0015
本发明第l方式的半导体装置，其特征在于，具备具有第l导电 型的第l半导体区域的硅基板；和第IMOSFET，该第IMOSFET具有 与上述第l半导体区域有间隔地形成的第2导电型的第l源极/漏极区 域；在上述第l源极区域和上述第l漏极区域之间的上述第l半导体区 域上形成的第l绝缘膜；在上述第l绝缘膜上形成的第l栅极电极；在 上述第l栅极电极的侧部形成的第l侧壁绝缘膜；笫l单结晶硅层，在 上述第l源极/漏极区域上形成，至少具有成为{111}面的表面；第 lMSi层，至少在上述第l单结晶硅层上形成，且具有与上述第l侧壁绝 缘膜接触的部分，上述部分与上述第l单结晶硅层的界面是上述第l单 结晶硅层的{111}面；以及与上述第lMSi层接触的第lTiN膜。0016
另外，本发明第2方式的半导体装置，其特征在于，具备具有 第l导电型的第l半导体区域的硅基板；和第IMOSFET，该第 IMOSFET具有与上述第l半导体区域有间隔地形成的第2导电型的 第l源极/漏极区域；在上述第l源极区域和上述笫l漏极区域之间的
上述第l半导体区域上形成的第l绝缘膜；在上述第l绝缘膜上形成的 第l栅极电极；在上述第l栅极电极的侧部形成的第l侧壁绝缘膜；第l 单结晶硅层，在上述第l源极/漏极区域上形成，设有达到上述第l源 极/漏极区域的多个第l沟，上述第l沟的侧面成为面；上述 第l单结晶硅层的至少{111}面上形成的第lMSi层；以及与上述第 1NiSi层接触的第1TiN膜。0017
另外，本发明第3方式的半导体装置，其特征在于，具备具有 第l导电型的第l半导体区域的硅基板；和第IMOSFET，该第 IMOSFET具有与上述第l半导体区域有间隔地形成的第2导电型的 第l源极/漏极区域；在上述第l源极区域和上述第l漏极区域之间的 上述第l半导体区域上形成的第l绝缘膜；在上述第l绝缘膜上形成的 第l栅极电极；在上述第l栅极电极的侧部形成的第l侧壁绝缘膜；在 上述第1源极/漏极区域上形成的第1单结晶硅层；在上述笫l单结晶 硅层上形成的第1NiSi层；以及与上述第lMSi层接触形成的第1TiN膜， 上述第l单结晶硅层与上述第lNiSi层的界面是上述第l单结晶硅层的 {111}面。0018
另外，本发明第4方式的半导体装置，其特征在于，具备沟道 区域，是在绝缘膜上形成，具有对置的一对第1侧面及对置的一对第2 侧面的实质上板状的单结晶硅层的沟道区域；源极区域，是在上述绝 缘膜上形成，具有对置的一对第3侧面及对置的一对第4侧面的实质上 板状的单结晶硅层，其中，上述第3侧面成为{111}面，上述第4侧 面中的一个侧面与上述沟道区域的上述第l侧面中的一个侧面连接； 漏极区域，是在上述绝缘膜上形成，具有对置的一对第5侧面及对置 的一对第6侧面的实质上板状的单结晶硅层，其中，上述第5侧面成为 {111}面，上述第6侧面中的一个侧面与上述沟道区域的上述一对第 l侧面中的另一个侧面连接；覆盖上述沟道区域的上述一对第2侧面的 一对栅极绝缘膜；隔着上述一对绝缘膜而覆盖上述沟道区域的侧面的
一对栅极电极；在上述源极/漏极区域的上述单结晶硅层的{111} 面形成的MSi层；以及与上述NiSi层接触形成的TiN膜。0019
另外，本发明第5方式的半导体装置的制造方法，其特征在于， 具备在硅基板上形成栅极绝缘膜的工序；在上述栅极绝缘膜上形成 栅极电极的工序；以上述栅极电极为掩模，在上述硅基板形成源极/ 漏极区域的工序；在上述源极/漏极区域上选择性地追加形成硅层， 使与上述栅极电极的侧面对置的上述硅层的露出面成为硅的{111} 面的工序；在上述追加形成的硅层的硅的{111}面上形成NiSi层的工 序；以及形成覆盖上述MSi层的TiN膜的工序。0020
另外，本发明第6方式的半导体装置的制造方法，其特征在于， 具备在硅基板上形成栅极绝缘膜的工序；在上述栅极绝缘膜上形成 栅极电极的工序；以上述栅极电极为掩模，在上述硅基板形成源极/ 漏极区域的工序；在上述源极/漏极区域上沉积硅层的工序；在上述 硅层的上表面上形成第l含碳的硅层的工序；将上述硅层的未形成上 述第l含碳的硅层的露出面热氧化的工序；除去上述第l含碳的硅层的 工序；在上述硅层形成侧面成为硅的{111}面的多个沟的工序；在 上述沟的侧面形成NiSi层的工序；以及形成覆盖上述NiSi层的TiN膜的 工序。


0183
图l是将在{100}面形成有NiSi层时的结漏电流面密度分布作为 威布尔图表示的图。
图2是将在{110}面形成有NiSi层时的结漏电流面密度分布作为 威布尔图表示的图。
图3是将在{111}面形成有NiSi层时的结漏电流面密度分布作为 威布尔图表示的图。
图4是表示观察在{111}面形成了NiSi层的结的发光的结果的照片。
图5是用透射型电子显微镜观察图4的发光部位的MSi层的剖面 的照片。
图6A是表示通过SEM观察在Si的{111}面上形成的细线状的多
个NiSi层的结果的照片。
图6B是图6A中在上部形成了TiN膜的接触孔的剖面图。 图6C是图6A中在上部形成了TiN膜的接触孔的部分放大的照片。 图7是表示通过SEM观察在Si的{100}面上形成的NiSi层的结果
的照片。
图8是表示通过SEM观察在Si的{110)面上形成的NiSi层的结果 的照片。
图9是表示通过XRD分析对Si的{100}面、{110}面、{111} 面上形成的NiSi层的结晶取向性进行研究的结果的图。
图10至图18是表示第1实施方式的半导体装置的制造工序的剖面图。
图19是表示第1实施方式第1变形例的半导体装置的制造工序的 剖面图。
图20是表示第1实施方式第2变形例的半导体装置的制造工序的 剖面图。
图21至图28是表示第2实施方式的半导体装置的制造工序的剖面图。
图29是表示第2实施方式第1变形例的半导体装置的制造工序的 剖面图。
图30是表示第2实施方式第2变形例的半导体装置的制造工序的 剖面图。
图31至图44是表示第3实施方式的半导体装置的制造工序的剖面图。
图45是表示第4实施方式的半导体装置的制造工序的立体图。
图46是表示第4实施方式的半导体装置的制造工序的剖面图。 图47 ( a )至图47 ( c )是第4实施方式的半导体装置的薄壁(Fin ) 的俯视图。
具体实施方式
0022
在说明本发明的实施方式之前，说明实现本发明的原理。0023
如上所述，我们发现，当要经由小的开口部的接触孔来实现MSi 与电气布线物质的良好电气连接时，虽然远低于NiSi到NiSi2的相移温 度即750'C，但即使进行不可缺少的500'C左右的热处理，由于从硅化 膜开始的非常深的结，也已经产生了结泄漏。因而，我们进一步对由 NiSi的热不稳定性起因的结漏电流如何根据形成NiSi层的硅面的结晶 方位而变化的情况进行了详细研究。0024
其结果，新发现通过在特定的硅结晶面形成NiSi层，构筑特定的 层叠膜，可以抑制结漏电流。以下详细说明该情况。0025
结漏电流的面方位依存小生
首先，我们分别准备在主表面具备形成有各种深度的pn结的 UOO)面、{110}面、Ull)面的Si基板，在其上沉积Ni后，在450。C 的氮气氛中进行RTA ( Rapid Thermal Annealing:快速热退火)处理， 形成30nm厚度的NiSi层。另外，{100}面表示与(100)面等价的结 晶面，{110}面表示与(110)面等价的结晶面，{111}面表示与 (111)面等价的结晶面。然后，对这些试料进行90分钟的500。C温度的热处理，在各种结深度Xj下观测所发生的结漏电流密度。热处理的升降温度的速度设定成100。C / min。
图l是以各种结深度为参数，将在Si基板的{100}面形成有NiSi 层时的结漏电流面密度分布作为威布尔图表示的图。
结漏电流的分布从312个lmmxlmm的矩形结的漏电流分布求 出。为了参考，未进行硅化的结(No Silicide)的结漏电流的数据也 一并表示。图1及后述的图2、 3中，横轴是结漏电流面密度的常用对 数值，纵轴表示以ln作为自然对数函数时，ln (-ln (l-F ))的值。F 是对应的漏电流以下的结数相对于全部结数的比例。0026
图2是以各种结深度为参数，将在Si基板的{110}面形成有NiSi 层时的结漏电流面密度分布作为威布尔图表示的图。0027
图3是以各种结深度为参数，将在Si基板的{111}面形成有NiSi 层时的结漏电流面密度分布作为威布尔图表示的图。0028
在{100}面形成有NiSi层时
如图1所示，随着结深度Xj变浅，威布尔图的倾斜度保持大致垂 直，结漏电流增大。即，在全部的结中没有例外，结漏电流都随着结 深度的减少而增大。该情况是漏电流的发生与均一且大量的泄漏源有 关的佐证，漏电流表示Ni原子细微地向Si基板扩散，在硅禁带中大量 形成了导致漏电流产生的能级(例如，参照M.Tsuchiaki , Jpn. J. Appl， Phys. ， Vol. 43, p. 5166 (2004))。0029
在{110}面形成有NiSi层时
如图2所示，仍然与在Si基板的{100}面形成有NiSi层时同样， 随着结深度Xj变浅，威布尔图保持大致垂直，结漏电流增大。此时， 漏电流也表示Ni原子细微地向Si基板扩散，在硅禁带中大量形成了导 致漏电流产生的能级。0030
在{111}面形成有NiSi层时
但是，在Si基板的{111}面形成有NiSi层时，与在{100}面、 {110}面形成有MSi层时完全不同，如图3所示，随着结深度Xj变浅，
威布尔图的下部保持共用，而上部渐进地倾斜。该情况意味着既存在 几乎不发生漏电流的结(威布尔图下部)，又混合有显著发生漏电流 的结(威布尔图上部)。即，漏电流随机地发生或不发生。呈现这样 的随机举动的原因是，漏电流的发生是由少数坏灭的漏电流发生源导
致的。形成由Ni原子扩散而贯穿结这样的硅化层的突出部(硅化穿刺 (spike))的情况被启示。0031
图4表示为了实际确认该情况，在Si基板的{111}面形成有NiSi 层的结中，对呈现大漏电流的试料施加逆偏置电位，观察其发光的结 果。发光呈现局部化，仅可从特定的部位观测到。这是通过漏电流在 该特定的部位集中发生，由逆偏置电位加速的带电体(载流子)或散 射或重新结合而使光子放出所导致的。
0032
而且，为了探寻该漏电流发生源的物理实态，用透射型电子显微 镜观察该发光部位的NiSi层的剖面。典型的结果如图5所示。可知在 NiSi层形成了向硅基板突出的突出部(硅化穿刺(spike))。由EDX (Energy Dispersive X-ray Spectroscopy; X射线能i普仪)法解析该部 分的组成，结果发现形成了NiSi2相。在{111}面形成有NiSi层时， 即使在500。C这样的低温，进行从NiSi到NiSi2的相移，也可知与此同 时，Ni原子扩散，形成了硅化层的突出部(硅化穿刺)。这考虑是由 于NiSb的{111}面与Si的{111}面的结晶构造的匹配性极佳而引起 的特异现象。0033
顺便提一下，相对而言，在Si基板的{100}面、{110}面形成 有NiSi层时，从MSi到MSi2的相移未被确认。0034
如上所述，清楚说明了在起源于NiSi层的结漏电流的发生机构 中，存在着形成NiSi层的Si基板的结晶方位依存性。0035
在Si基板的{100}面、{110}面形成有NiSi层时，Ni原子细微 地向Si基板扩散，在硅禁带中大量形成导致漏电流产生的能级，而在 Si基板的"11}面形成有NiSi层时，进行从NiSi到NiSi2的相移，与此 同时，Ni原子扩散，形成硅化层的突出部(硅化穿刺)。0036
而且，这里应该特别说明的是，在Si基板的{111}面形成有MSi 层时，不会象在Si基板的{100}面、{110}面分别形成有NiSi层的 情况那样，Ni原子细微地向Si基板扩散。即，只要抑制硅化穿刺的形 成，就完全不会从{111}面上的NiSi层发生结漏电流(与图3的威布 尔图下部对应)。
0037
硅化穿刺发生的层叠膜构造依存性
详细分析这样从Si的{111}面上的NiSi层形成的硅化穿剌，结 果我们发现，硅化穿刺的发生因NiSi层的上部层叠的膜而显著不同。0038
图6A表示了通过SEM (Scanning Electron Microscope:扫描电 子显微镜)观察在Si的{ 111 }面上形成的细线状的多个NiSi层的结果。
表面凹凸。另外，NiSi层上规则地排列的白圓形图案表示接触孔的位 置。该接触孔的剖面图如图6B所示。与元件形成过程同样，试料使用 在形成NiSi层后沉积SiN层、Si02层，然后穿过贯穿这些Si02层、SiN 层而达到MSi层的接触孔，在其外表面形成TiN层，并对其施加500。C、 90min的热处理后的试料。0039
从该图6A、 6B可知，非常特别的是，硅化穿刺的发生虽然在层 叠了 SiN层的NiSi层区域中频发，但是在上部形成了 TiN层的NiSi层区 域(规则地排列的白圆形图案内)中则完全未发生。为了进一步观察 该情况，图6C表示了在上部形成一个TiN层的NiSi层区域(白圆形图 案)的放大图。从图6C可以明确看出，只要在NiSi层层叠了TiN层，
则在NiSi层就完全观测不到成为穿刺发生源的表面的改性。另外，顺 便提一下，从表面的改性依存于接触孔位置看来，证明穿刺也发生在 接触孔形成后的热处理中。0040
这样的在硅化层层叠TiN层的效果，是在Si的{111}面上形成的 NiSi层中特别地发现的。图7、图8分别表示了在Si的{100}面、Si的 {110}面上形成的NiSi层的同样的SEM观察结果。可以理解为，在 Si的{100}面、Si的{110}面上形成的NiSi层的漏电流的发生机构 不同于在Si的{111}面上形成的NiSi层，相应地，在这些面上，与上 部是否层叠TiN层无关，即使在规则地排列的白圆形图案内，NiSi层 的改性也在进行，并且Ni原子在Si基板中扩散消失。0041
为了探寻由TiN层的层叠引起的NiSi层的稳定性提高效果的特别 发现的起源，通过XRD (X-Ray Diffraction: X射线衍射)分析，对 在Si的{100}面、Si的{110}面、Si的{111}面上形成的NiSi层的 结晶取向性进行研究，结果如图9所示。从图9可知，Si的U00}面上 的NiSi层具有各种结晶取向性，但是未观察到由TiN层的层叠引起的 NiSi层的稳定性提高。另外，Si的{110}面上的NiSi层主要按照NiSi
(112)取向，但此时也未观察到由TiN层的层叠引起的NiSi层的稳定 性提高。但是，在Si {111}面上的MSi层中，除了观测到显示穿刺的 存在的NiSh {111}面外，在NiSi层，不同于Si {100}面及Si {110} 面，仅仅观测到NiSi ( 200)所对应的Bragg反射条件引起的峰值。即 NiSi由单一或者多个单结晶体构成，各个单结晶体的(100)面与Si
{111}面平行(以下，将其称为按照NiSi ( 200 )方向取向)。仅限 于此时，特别地发现由TiN层的层叠引起的NiSi层的稳定性提高效果。 若在NiSi的(100)面上形成TiN层，则该界面的热力学稳定性提高， 阻碍Ni原子的移动，结果可以发现，层形状的改性、穿刺的发生被有 效抑制。
0042
如以上所详细说明，若在Si的{111}面上形成NiSi层，则获得 按照NiSi的(200)面取向的NiSi层。在其上层叠TiN层后，界面的热 力学稳定性提高，阻碍Ni原子的移动，结果可以有效抑制膜形状的改 性、穿刺的发生。因而，可以完全抑制结泄漏的发生。0043
因此，形成MOSFET的扩展区域、栅极电极、栅极侧壁、源极 /漏极区域后，在包含扩展区域的源极/漏极区域上选择性地追加形 成硅层时，在与栅极电极邻接的区域，形成Si的{111}面，在该面上 形成NiSi层，并进一步层叠由TiN组成的栅极侧壁，从而，可以实现 被硅化且抑制了Ni原子的移动及结漏电流、并由热稳定性的提高确保 了与布线金属的良好电气接触的超高速微细MOSFET。
0044
另外，由Si的{111}面构成扩展区域、源极/漏极区域，在其 上形成MSi层，并进一步层叠TiN,从而，可以实现被硅化且抑制了 Ni原子的移动及结漏电流、并由热稳定性的提高确保了与布线金属的 良好电气接触的超高速微细MOSFET 。0045
以下，说明本发明的实施方式。0046
(第l实施方式)
以下说明本发明第l实施方式的半导体装置。本实施方式的半导 体装置是具有在Si的{100}面上形成的高架源极/漏极构造的互补型 MOSFET (C-MOSFET),具有在与栅极电极邻接的区域形成Si的 {111}面且在其上形成NiSi层并进一步层叠由TiN组成的栅极侧壁的 构造。通过采用该构造，具有浅的源极/漏极扩散层并被硅化，且抑 制结漏电流并提高热稳定性，从而实现确保了与布线金属的良好电接 触的C-MOSFET构造。0047
接着，参照图10至图18说明本实施方式的半导体装置的制造方
法。
0048
首先，如图10所示，在以(100)面为主表面的p型单结晶硅的半 导体基板2，形成元件分离用浅沟(shallow trench)，通过在该沟埋 入绝缘膜，例如硅氧化膜，形成元件分离区域4。通过该元件分离区 域4，划定n-MOSFET的形成预定区域5及p-MOSFET的形成预定区域 6。由光刻工序及RIE工序等在基板表面形成沟后，通过由CVD (chemical vapor deposition:化学气相沉积法)法进行的绝缘膜沉积 且由CMP ( chemical mechanical polishing:化学机械抛光)法进行的 平坦化等的公知技术的有效方法，可实现具备这些元件分离区域4的 硅基板。
0049
接着，如图ll所示，采用离子注入法及热处理等公知技术的有效 方法，在n-MOSFET的形成预定区域5及p-MOSFET的形成预定区域6 各自形成p型阱区域7及n型阱区域8。接着，采用例如热氧氮化法等公 知技术的有效方法，在基板2上的一面形成栅极绝缘材料膜，例如膜 厚5nm的氧氮化膜。用例如CVD法等的公知技术的有效方法，在该栅 极绝缘材料膜上沉积栅极电极材料膜，例如膜厚200nm的多晶硅膜。 然后，通过光刻法形成掩模材料如光刻胶，通过RIE工序等将栅极电 极材料膜及栅极绝缘材料膜图案化，在p型阱区域7上形成栅极绝缘膜 9a及栅极电极10a，在n型阱区域8上形成栅极绝缘膜9b及栅极电极 10b。另外，栅极电极10a、 10b沿Si的<110>方向形成。这里，<110 >方向表示与[110]方向等价的结晶方向。0050
接着，用光刻胶覆盖n型阱区域8及栅极电极10b，以栅极电极10a 为掩模，对p型阱区域7离子注入n型杂质，从而形成结深度浅的n型扩 展区域lla、 lib (参照图ll)。
接着，除去光刻胶，用光刻胶覆盖p型阱区域及栅极电极10a,以 栅极电极10b为掩模，对n型阱区域8离子注入p型杂质，从而形成结深
度浅的p型扩展区域12a、 12b,然后除去上述光刻胶(参照图ll)。 另外，本实施方式中，在形成n型扩展区域lla、 llb后形成p型扩展区 域12a、 12b，但是也可以以相反的顺序形成。0051
接着，用例如CVD法在一面沉积膜厚10nm的硅氮化膜，然后， 以覆盖上述硅氮化膜的方式用例如溅射法来沉积膜厚30nm的碳膜。接 着，进行RIE工序等的各向异性刻蚀，在栅极电极10a的侧部(左右) 形成上述硅氮化膜组成的栅极侧壁13a及上述碳膜组成的栅极侧壁 14a，并在栅极电极10b的侧部(左右)形成上述硅氮化膜组成的栅极 侧壁13b及上述碳膜组成的栅极侧壁14b (参照图12)。0052
接着，用光刻胶覆盖n型阱区域8及栅极电极10b，以栅极电极10a 为掩模，对p型阱区域7离子注入n型杂质，从而形成结深度比n型扩展 区域lla、 11b更深的n型扩散层15a、 15b(参照图12)。此时，n型杂 质被离子注入栅极电极10a。接着，除去光刻胶，用光刻胶覆盖p型阱 区域及栅极电极10a，以栅极电极10b为掩模，对n型阱区域8离子注入 p型杂质，从而形成结深度比p型扩展区域12a、 12b更深的p型扩散层 16a、 16b，然后除去上述光刻胶(参照图12)。此时，p型杂质被离 子注入栅极电极10b。另外，本实施方式中，在形成n型扩散层15a、 15b后形成p型扩散层16a、 16b，但是也可以以相反顺序形成。n型扩 散层15a及扩展区域lla成为n型源极/漏极区域中的一方，例如n型源 极区域，扩散层15b及扩展区域llb成为n型源极/漏极区域中的另一 方，例如n型漏极区域。另外，p型扩散层16a及扩展区域12a成为p型 源极/漏极区域中的一方，例如p型源极区域，扩散层16b及扩展区域 12b成为p型源极/漏极区域中的另一方，例如p型漏极区域。这样， 在形成源极/漏极区域后，进行急速升降温的热处理，预先激活注入 的杂质。通过该热处理，扩散层15a、 15b、 16a、 16b从硅半导体基板 2的表面形成到例如50nm的深度。0053
接着，通过啄露于氧等离子中，选择性地除去碳膜组成的栅极侧
壁14a、 14b。然后，如图13所示，在扩展区域lla的一部分和扩散层 15a上形成单结晶组成的追加硅层17a,在扩展区域llb的一部分和扩 散层15b上形成单结晶组成的追加硅层17b，在扩展区域12a的一部分 和扩散层16a上形成单结晶组成的追加硅层18a，在扩展区域12b的一 部分和扩散层16b上形成单结晶组成的追加硅层18b。这些追加硅层 17a、 17b、 18a、 18b可以采用外延生长法在例如800。C 、 10Torr的条 件下，以300cn^/分的流量供给SiH2Cl2、以200cm3 /分的流量供给 HC1、以10000cm3/分的流量供给H2而获得。追加硅层17a、 17b、 18a、 18b的层厚设为例如50nm左右。0054
与Si的{100}面相比，外延生长在Si的{111}面中进行得比 较慢，因此，如图13所示，在与栅极电极10a、 10b邻接的区域，自动 地形成Si的{111}面19a、 19b、 20a、 20b。而且，即使在与元件分 离区域4的边界部分，外延生长层的一部分也以攀爬到元件分离区域4 上的方式横向生长。这样形成的追加硅层17a、 17b、 18a、 18b构成源 极/漏极电极的一部分。从而，本实施方式中，由于源极/漏极电极 在元件分离区域4上部分延伸，因此与基板2的耦合电容降低，元件的 高速动作成为可能。另外，此时，虽然图13中未明示，但是希望理解 为在栅极电极10a、 10b上也形成追加珪层。当然，在外延生长时，也 可以进一步供给包含与源极/漏极区域相同极性的导电性杂质的气 体，使追加硅层具有导电性也好。或者，通过追加地离子注入具有与 阱区域7、 8相反的导电性的杂质，使其具有导电性也好。
除此以外，也可以在扩散层15a、 15b、 16a、 16b形成之前，形成 追加硅层，然后用离子注入法使追加硅层具有导电性的同时，形成扩 散层。
0055
接着，采用公知技术中的有效方法如溅射法等，例如以12nm的 膜厚在整个面沉积Ni，形成Ni层。根据需要，也可以在该Ni层上进一
步沉积成为覆盖层的由金属物质如Ti、 TiN这样的材料组成的层。接 着，将该半导体基板例如在氮中进行450'C、 30秒的急速热处理，在 与Ni直接接触的硅之间，选择性地进行硅化反应。未反应的Ni通过浸 入硫酸和过氧化氢水的混合液，被选择性地除去。此时，预先强调在 Ni层上形成的Ti层、TiN层被同时剥离的情况。从而，该自对准的硅 化形成法(SALICIDE法)中，应理解TiN层在此时完全未残留。其 结果，如图14所示，NiSi层21a、 21b在追加珪层17a、 17b上形成，NiSi 层21e在栅极电极10a上形成，并且NiSi层22a、 22b在追加珪层18a、 18b 上形成，NiSi层22c在栅极电极10b上形成。当然，NiSi层也在Si的(111} 面19a、 19b、 20a、 20b上形成。0056
接着，如图15所示，例如，采用溅射法或者利用含Ti和N的有机 化合物(例如，TDMA ( Tetrakis-DiMethyl國Amino國titanium ))的 CVD法等公知技术中的有效方法，在一面被覆沉积氮化Ti (TiN)膜。 然后，通过RIE工序等进行刻蚀，仅在栅极电极10a、 10b的各自左右 的侧部选择性地残留TiN膜，形成由TiN膜组成的栅极侧壁23a、 23b、 24a、 24b。另外，在沉积TiN膜时，调节TiN膜的膜厚，使TiN膜组成 的栅极侧壁23a、 23b、 24a、 24b覆盖在Si的{111}面19a、 19b、 20a、 20b上形成的NiSi层。
另外，不需要的TiN膜可容易地通过光刻工序或硫酸和过氧化氩 水的混合液被剥离。0057
通过采用这样的构成，在与栅极电极10a、 10b邻接的扩散层15a、 15b、 16a、 16b及扩展区域lla、 llb、 12a、 12b中，NiSi层21a、 21b、 22a、 22b形成于Si的{111}面，因此，获得按照NiSi ( 200 )取向的 MSi层，来自它的Ni原子不会向基板细微地扩散。而且，在该NiSi层 上层叠了TiN膜，因此，NiSi层和TiN膜的界面的热力学稳定性提高， 阻碍Ni原子的移动。其结果，即使其后施加500。C的热处理，也可抑 制膜形状的改性、突出部(硅化穿刺)的发生。因而，即使在扩展区
24
域lla、 llb、 12a、 12b上形成NiSi层，也可以完全抑制结泄漏的发生。0058
而且，金属性物质(NiSi及TiN)形成到扩展区域lla、 llb、 12a、 12b上为止，因此，该部分的电气电阻显著降低，对元件施加的电位 充分传递到沟道部分。从而，即使是扩展区域lla、 llb、 12a、 12b， 电流也可容易地流入界面电阻低的NiSi层21a、 21b、 22a、 22b,因此 可实现高驱动力的MOSFET。0059
另外，在Si的U00}面上形成的NiSi层从结位置有效隔离，因 此，也可有效降低由来自它的M原子向基板细微地扩散而导致的结泄 漏的发生。
0060
而且，通过在与元件分离区域4的边界部分的Si的{111}面上的 NiSi层也以一部分攀爬到元件分离区域上的方式形成的状况和该结深 度也比扩展区域增加的状况所形成的叠加效果，消除泄漏发生的危险 的情况被预先清楚地记载。
0061
接着，如图16所示，在一面沉积层间绝缘膜26。作为层间绝缘膜 26，可以采用例如薄的硅氮化膜和硅氧化膜的层叠构造。然后，如图 16所示，用公知的手法如光刻法及RIE法等，在层间绝缘膜26形成使 MSi层21a、 21b、 22a、 22b在底面露出的接触孔27a、 27b、 28a、 28b。 此时，RIE优选分2个阶段进行。首先，对硅氮化膜选择性地进行构成 层间绝缘膜26的硅氧化膜的刻蚀，将薄的硅氮化膜用作刻蚀阻断层。 接着，通过短时间的刻蚀处理，除去在接触孔27a、 27b、 28a、 28b的 底部残留的薄硅氮化膜。由于刻蚀可以短时间结束，所以可以减轻对 基底的等离子破坏等。因而，即使接触孔27a、 27b、 28a、 28b的底部 的一部分与元件分离区域重叠，也可以在该重叠部分中防止接触孔贯
通到元件分离区域内。接触孔的形成不必在与NiSi层精密对齐位置的 情况下进行(形成无边界接触(Borderless Contact))。因而，可简
化元件制造工序，实现制造成本的降低。
0062
另外，硅氮化膜优选为致密地、且相对于微细形状的外表面为同 样均一地对准而形成。这是因为，如果不是致密，则无法起到阻挡层、 刻蚀阻断层的功能，如果不是同样均一，则不能适于微细元件的形成。 为了获得这样的致密且均一的硅氮化膜，与在低温下可形成的 PECVD法(Plasma Enhanced CVD )相比，采用以Si2Cl6和NH3作为 供给气体的化学气相沉积法(CVD ( Chemical Vapor Deposition )) 或者利用SiH2Cl4和NH3的原子层沉积法(ALD ( Atomic Layer Deposition))更佳。在此预先强调，本实施方式中形成的层叠有TiN 层的扩展区域的NiSi层是热稳定的，因此在500。C以上的成膜温度下， 可以形成这样极其致密且均一的硅氮化膜。0063
接着，如图17所示，例如在含NF3的等离子中短时间暴露在接触 孔的底部露出的NiSi层21a、 21b、 22a、 22b，洗净露出的NiSi层21a、 21b、 22a、 22b的表面。接着，如图17所示，在半导体基板2的整个面， 通过例如溅射法被覆形成具有阻挡性的金属材料层，例如5nm厚度的 Ti层30。然后，为了使与MSi层21a、 21b、 22a、 22b的电气接触良好， 在例如500。C的氮气氛中进行热处理。该热处理中，通过Ti层还原除 去在MSi层21a、 21b、 22a、 22b的表面形成的薄氧化物，确保良好的 电气接触。
0064
一般，要实现在源极/漏极区域形成的NiSi层与电气布线物质的 良好电气连接时，500。C左右的热处理是不可缺少的。这是因为，在 其以下的温度中，不适合充分地融解除去在NiSi与布线金属之间少量 形成的氧化物起因的绝缘性物质。为了阻止Ni原子扩散浸润到Si基板， 若严格限制热处理温度，则与源极/漏极区域的接触电阻上升。顺便 提一下，其结果是要面对电气布线的成品率降低、形成硅化的优点完 全丧失这样的困难。在此预先强调，本实施方式中形成的MSi层是热
稳定的，因此不会在乎漏电流的发生，可以在500。C以上的热处理中 实现良好的电气连接。0065
接着，如图18所示，在接触孔的内部填充形成布线金属32,例如 W。 W采用以WF6和H2作为供给气体的化学气相沉积法(CVD法)、 CMP法等的公知技术中的有效方法进行填充。而且，然后，沉积作为 层间绝缘膜的硅氧化膜33，采用光刻法及RIE法等的公知的手法，在 其中形成应埋入布线材料的沟。在该沟中填充形成布线材料，例如Cu 布线34 (镶嵌(damascene)法)。接着，为了覆盖布线材料34的上部， 还沉积绝缘材料膜，例如硅氧化膜35。0066
而且，如果必要，构筑多层的布线并经由安装工序等，完成半导 体装置。
0067
另外，本实施方式中，NiSi层21a、 21b、 22a、 22b至少在与单结 晶硅层17a、 17b、 18a、 18b的{111}面平行的面上形成，具有与侧 壁绝缘膜13a、 13b接触的部分，该部分与第l单结晶硅层17a、 17b、 18a、 18b的界面平行于第l单结晶硅层17a、 17b、 18a、 18b的{111}面。
0068
这样，在与结深度最浅的栅极电极邻接的区域中，在Si的UiU
面上形成NiSi层，并进一步层叠TiN组成的栅极侧壁，从而实现了 C-MOSFET构造，该构造具有成为源极/漏极的浅扩散层，该扩散层 的表面被硅化，且在抑制结漏电流的同时提高热稳定性，并确保了与 布线金属的良好电气接触。0069
另外，本实施方式中，可以实现以下的效果。0070
(a)在包含扩展区域的源极/漏极区域上，选择性地形成追加
硅层时，可以在与栅极电极邻接的结深度最浅的区域，自动地形成具
有Si的Ull)面的硅层。0071
(b) 选择性地形成追加硅层时，即使在与元件分离区域的边界 部分，也以部分攀爬到元件分离区域上的方式横向生长，因此，源极 电极及漏极电极在元件分离区域上部分延伸，与基板的耦合电容降 低，元件的高速动作成为可能。
0072
(c) 通过在结深度最浅的区域具备按照Si的{111}面上的NiSi 的(100)面取向的NiSi层，可以有效抑制Ni原子扩散到Si基板。
0073
(d) 由于在按照结深度最浅的区域上的MSi的(100)面取向的 NiSi层上层叠了 TiN层，因此这些层间的界面的热力学稳定性提高， 可阻碍Ni原子的移动。结果，即使其后施加500。C的热处理，也可抑 制膜形状的改性、突出部(硅化穿刺)的发生。另外，即使在扩展区 域上形成NiSi层，也可完全抑制结泄漏的发生。
0074
(e )金属性物质(MSi层及TiN层)形成到扩展区域上为止，因 此，该部分的电气电阻显著降低，对元件施加的电位充分传递到沟道 部分。从而，即使是扩展区域，电流也可容易地流入界面电阻低的MSi 层，因此可实现高驱动力的MOSFET。
0075
(f) MSi层是热稳定的，所以不在乎漏电流的发生，可以在500。C 以上的热处理下实现良好的电气连接。
0076
(g) 而且，由于提高了耐热性，可形成适于阻挡层、刻蚀阻断 层的致密硅氮化膜。
0077
另外，本实施方式中，用一组C-MOSFET进行了说明，但是上
述手法同样可适应多组元件，另外，当然也可以选择性地应用于形成 半导体装置的一部分的元件群。
0078
另外，本实施方式中，使栅极电极的上部的一部分硅化，但是也 同样适应于栅极电极全部硅化的情况(Fully-Silicidated Gate )。0079
(第l变形例)
本实施方式第1变形例的半导体装置的剖面如图19所示。该变形 例的半导体装置具有n-MOSFET，该n-MOSFET具有与第1实施方式 的C-MOSFET的n-MOSFET相同的构造。0080
该变形例也可以获得与第l实施方式同样的效果。另外，本变形 例中，具有n-MOSFET，但是，取代n-MOSFET而具有p-MOSFET， 该p-MOSFET具有与第1实施方式的C-MOSFET的p-MOSFET相同的 构造，也可以获得同样的效果。
0081
(第2变形例)
本实施方式第2变形例的半导体装置的剖面如图20所示。本变形 例的半导体装置是在图19所示第1变形例的半导体装置中，形成栅极 为MONOS( Metal-Oxide-Nitride-Oxide-Semiconductor )构造的构成。 即，本变形例的半导体装置的栅极具有在成为源极区域lla、 15a与 漏极区域llb、 15b之间的沟道的硅基板2上形成栅极绝缘膜9a，在该 栅极绝缘膜9a上形成由例如氮化膜组成的电荷蓄积膜36，在该电荷蓄 积膜36上形成由例如氧化膜组成的阻挡绝缘膜37，在该阻挡绝缘膜37 上形成由例如多晶硅組成的控制栅极电极38的构造。另外，在多晶硅 组成的控制栅极电极38上，与第l变形例同样，也可以形成NiSi层22c。 该变形例也可以获得与第l实施方式同样的效果。0082
(第2实施方式)
接着，说明本发明第2实施方式的半导体装置。本实施方式的半 导体装置是具有在Si {110}面上形成的高架源极/漏极构造的 C-MOSFET，具有在源极/漏极区域形成具有Si的{111}面的壁面 且在该壁面上形成NiSi层并进一步形成覆盖该NiSi层的由TiN组成的 侧壁的构造。通过采用该构造，通过采用该构造，具有浅的源极/漏 极扩散层并被硅化，且抑制结漏电流并提高热稳定性，从而实现确保 了与布线金属的良好电接触的C-MOSFET构造。0083
接着，参照图21至图28说明本实施方式的半导体装置的制造方法。
0084
首先，对以(110)面作为主表面的p型单结晶的硅半导体基板42 进行第1实施方式的图10到图12所示工序。然后，通过将如图12所示 碳膜组成的栅极侧壁14a、 14b曝露于例如氧等离子，选择性地除去。 本实施方式中，沟道方向(电流的流动方向)聚齐到[1-11 ]方向。 这样，将沟道方向聚齐在[1-11 ]方向上，从而，通过对沟道部分施 加机械应力，可以有效提高承载p-MOSFET的电流的空穴的迁移率 (例如，参照H. C. H. Wanget. al， IEDM Tech. Dig. pp. 67-70， 2006 )。
接着，如图21所示，采用公知技术中的有效方法如CVD法等， 在整个面追加形成硅膜。然后，通过釆用光刻法、RIE工序等对上述 硅膜进行刻蚀，在元件分离区域4上延伸并残留成为高架源极/漏极 的部分的珪膜44a、 44b。此时，在栅极电极10a、 10b的由硅氮化膜组 成的栅极侧壁13a、 13b的侧部及栅极电极10a、 10b的上部，也残留硅 膜44a、 44b。另外，要预先注意，追加形成的硅膜通过设为非结晶相 而沉积后，执行热工序，从而，参照基底基板的结晶性，成为与基底 基板一体化的晶体。另外，成为源极/漏极电极的一部分的硅膜44a、 44b在元件分离区域4上延伸，因此与基板42的耦合电容降低，元件的 高速动作成为可能，这也应该引起关注。
0085
接着，使该基板42曝露于含碳等离子。含碳等离子可以采用公知 技术范围内的有效方法生成。碳的供给源可以是能够向等离子内供给 碳的任意供给源。例如，含碳等离子可以通过向等离子中供给CF4、 CHF3、 CC1、 CHU等的气体而生成。另外，在基板存在光刻胶掩模这 样的含碳物质时，也可以从中利用伴随RIE的离子沖击来供给碳。0086
一般，等离子为了维持该状态，对于周围的物质，成为带正电位 的状态。其结果，对于周围的物质，在使带正电荷的粒子垂直入射的 方向上，从等离子产生电场。因此，等离子中带正电荷的碳粒子与硅 膜44a、 44b垂直碰撞。因而，碳粒子仅注入珪膜44a、 44b的与基板平 行的表面，即硅膜44a、 44b的上表面，而不注入垂直的表面。这样， 含碳硅层45a、 45b、 45c在硅膜44a的水平表面形成，含碳珪层46a、 46b、 46c在硅膜44b的水平表面形成(图21)。来自通常采用的RIE 等离子的入射粒子在1KV以下加速，因此该含碳硅层45a、 45b、 45c、 46a、 46b、 46c的层厚停留在数nm。
含碳硅层的含碳率在l原子％以上即可。0087
接着，进行热氧化处理。如本发明人发明的美国专利第6， 271, 566号说明书所公开，含碳硅层45a、 45b、 45c、 46a、 46b、 46c具有 氧化抑制功能。从而，如图22所示，即使栅极侧壁部的硅膜44a、 44b 通过上述热氧化完全成为硅氧化膜47a、 47b，在源极/漏极区域lla、 llb、 12a、 12b、 15a、 15b、 16a、 16b上及栅极电极10a、 10b上仍残 留有珪膜44a、 44b。此时，在硅膜44a、 44b的侧部形成硅氧化膜47a、 47b。然后，通过进行RIE等的各向异性刻蚀，除去含碳硅层45a、 45b、 45c、 46a、 46b、 46c及其氧化膜，获得图22所示构造。当然，硅膜44a、 44b在此刻成为与基底的基板42—体化的晶体。0088
然后，釆用光刻法及RIE法等，在源极/漏极区域上的硅膜44a、
44b，形成沿栅极电极10a、 10b的方向的多个沟48。此时，注意沟48 的侧面成为Si的{111}面。然后，按照图21说明的要领，进一步使该 基板42曝露于含碳等离子。其结果，如图23所示，含碳硅层49在硅膜 44a、 44b的水平表面形成。0089
接着，在进行溅射刻蚀时，将有刻蚀能力的原子如Ar原子倾斜 注入。此时，Ar原子的入射方向与沟道方向正交，其入射角调节成使 Ar原子不会达到沟48的底部。其结果，含碳硅层49仅仅在沟48的底部 残留。这里，如美国专利第6， 271， 566号说明书所公开，若使该含 碳硅层49热氧化，则自动地形成对HF溶液具有刻蚀耐性的lnm 2nm 的含碳硅氧化层50。氧化后，若浸入200: 1的稀HF溶液中，则如图24 所示，对HF溶液具有刻蚀耐性的含碳硅氧化层50仅仅在沟48的底部选 择性地形成。此时，可以不需要光刻工序而选择性形成。0090
接着，采用公知技术中的有效方法如溅射法等，将Ni例如以12nm 的膜厚在整个面沉积。根据需要，也可以在其上进一步沉积成为覆盖 层的金属物质，如Ti、 TiN这样的物质。然后，将该半导体基板例如 在氮中进行450。C、 30秒的急速热处理，在与Ni直接接触的硅之间， 选择性地进行硅化反应。未反应的Ni通过浸入硫酸和过氧化氢水的混 合液，被选择性地除去。此时，预先强调Ti、 TiN被同时剥离的情况。 从而，以往的自对准的硅化形成法(SALICIDE法)中，TiN膜在此 时完全未残留。0091
其结果，如图25所示，NiSi层52a、 52b、 52c在n-MOSFET的源 极/漏极区域的单结晶追加硅膜44a的水平最上表面及成为Si的Ul1) 面的侧面以及栅极电极10a的硅膜44a上形成。另夕卜，NiSi层53a、 53b、 53c在p-MOSFET的源极/漏极区域的单结晶追加硅膜44b的水平最 上层面及Si的{111}侧面以及栅极电极10b的硅膜44b上形成。特别 地，在Si的{111}側面上形成的NiSi层52a、 52b、 53a、 53b当然按照
NiSi的(100)面取向。0092
此时，若沟48的宽度在追加珪膜44a、 44b的膜厚以下，则NiSi 层与源极/漏极区域的界面面积超出源极/漏极区域的水平面的面 积，NiSi层与源极/漏极区域的接触电阻降低。0093
然后，如图26所示，例如，采用溅射法或者利用含Ti和N的有机 化合物(例如，TDMA)的CVD法等公知技术中的有效方法，在一面 被覆沉积氮化Ti (TiN)膜。然后，通过RIE工序等，对具有在源极/ 漏极区域的单结晶追加硅膜44a、 44b设置的Si的{111}侧面的沟进行 填充。在Si的{111}侧面上形成的NiSi层52a、 52b、 53a、 53b上，形 成TiN膜的侧壁54a、 54b。若将被覆沉积的TiN层的膜厚设为在源极/ 漏极区域单结晶追加硅层设置的沟的宽度以上，则通过RIE工序或浸 入硫酸和过氧化氩水的混合液，能够以仅仅填充沟的方式形成TiN膜 54a、 54b。
0094
此时，在源极/漏极区域及扩展区域的单结晶追加硅层设置的沟 48的Si的{111}壁面所形成的NiSi层，预先按照NiSi的(100)面取 向，来自它的Ni原子不会向基板扩散。而且，在该NiSi层上层叠了TiN 膜，因此界面的热力学稳定性提高，阻碍了M原子的移动。其结果， 即使其后施加500。C的热处理，也可以抑制膜形状的改性、突出部(硅 化穿刺)的发生。因而，即使在扩展区域上形成NiSi层，也可以完全 抑制结泄漏的发生。0095
而且，金属性物质(NiSi层及TiN膜)形成到扩展区域上为止， 因此，该部分的电气电阻显著降低，对元件施加的电位充分传递到沟 道部分，即使是扩展区域，电流也可以容易流入界面电阻低的NiSi层， 因此可实现高驱动力的MOSFET。
0096
另外，在Si的UlO}面上形成的NiSi层从结位置有效隔离，因 此，也可有效降低由来自它的Ni原子向基板细微地扩散而导致的结泄 漏的发生。
0097
接着，如图27所示，沉积层间绝缘膜56。作为层间绝缘膜，可以 采用例如薄的硅氮化膜和硅氧化膜的层叠构造。此时，形成保持内部 应力的硅氮化膜是有效的。例如，硅氮化膜层通过向沟道方向施加压 缩应力，p-MOSFET的空穴迁移率显著提高，元件的动作速度增大。 然后，釆用公知的手法如光刻法及RIE法等，在层间绝缘膜56形成达 到源极/漏极区域的接触孔57a、 57b、 58a、 58b。此时，RIE优选分2 个阶段进行。首先，对硅氮化膜选择性地进行构成层间绝缘膜的硅氧 化膜的刻蚀，将薄的硅氮化膜用作刻蚀阻断层。接着，通过短时间的 刻蚀处理除去在接触孔底部残留的薄硅氮化膜。由于刻蚀可以短时间 结束，所以可以减轻对基底的等离子破坏等。因而，即使接触孔底部 的一部分与元件分离区域重叠，也可以在该重叠部分中防止接触孔贯
通到元件分离区域内。接触孔的形成不必在与NiSi区域精密对齐位置 的情况下进行(形成无边界接触)。因而，可简化元件制造工序，实 现制造成本的降低。0098
另外，与第l实施方式同样，硅氮化膜优选为致密地、且相对于 微细形状的外表面为同样均一地对准而形成。这是因为，如果不是致 密，则无法起到阻挡层、刻蚀阻断层的功能，如果不是同样均一，则 不能适于微细元件的形成。为了获得这样的致密且均一的硅氮化膜， 与在低温下可形成的PECVD法相比，采用以ShCl6和NH3作为供给气 体的化学气相沉积法(CVD )或者利用SiH2Cl4和NH3的原子层沉积法 (ALD)更佳。本实施方式中形成的层叠有TiN层的扩展区域的NiSi 层是热稳定的，因此在500。C以上的成膜温度下，可以形成这样极其 致密且均一的硅氮化膜。0099然后，将接触孔的底部露出的NiSi层短时间暴露于例如包含NF3 的等离子中，洗净该表面。接着，如图27所示，在半导体基板的整个 面，通过例如溅射法而被覆形成具有阻挡性的金属物质，例如例如5nm 厚度的Ti层60。然后，为了使与NiSi层的电气接触良好，在例如500'C 的氮气氛中进行热处理。该热处理中，通过Ti层60还原除去在NiSi层 的表面形成的薄氧化物，确保良好的电气接触。0100
接着，如图28所示，在接触孔内部例如以填充W膜62的方式形成 布线金属膜。W釆用以WF6和H2作为供给气体的化学气相沉积法 (CVD)、 CMP法等的公知技术中的有效方法进行填充。而且，然后， 沉积作为层间绝缘膜的硅氧化膜64，采用光刻法及RIE法等的公知的 手法，在其中形成应埋入布线物质的沟。在该沟中填充并形成由金属 物质如Cu组成的布线66 (镶嵌法)。接着，为了覆盖布线66的上部， 还沉积绝缘物质，例如硅氧化膜68。OlOlJ
而且，如果必要，构筑多层的布线并经由安装工序等，完成半导 体装置。
0102
这样，在与结深度最浅的栅极电极邻接的区域中，在Si的{111} 面上形成NiSi层，并进一步层叠TiN,从而，实现具有成为源极/漏 极的浅扩散层、该该扩散层的表面被硅化且在抑制结漏电流的同时提 高热稳定性，并确保与布线金属的良好电气接触的C-MOSFET构造。0103
此时，
(a) 通过在结深度最浅的区域具备按照Si的{111}面上的MSi 的(100)面取向的NiSi层，可以有效抑制M原子扩散到Si基板。
0104
(b) 由于在按照结深度最浅的区域上的MSi的(100)面取向的 NiSi层上层叠了 TiN层，因此这些层间的界面的热力学稳定性提高，
可阻碍Ni原子的移动，结果，即使其后施加500。C的热处理，也可抑 制膜形状的改性、突出部(硅化穿刺)的发生。另外，即使在扩展区 域上形成NiSi层，也可完全抑制结泄漏的发生。0105
(c)金属性物质(NiSi及TiN)形成到扩展区域上为止，因此， 该部分的电气电阻显著降低，对元件施加的电位充分传递到沟道部 分，即使是扩展区域，电流也可容易地流入界面电阻低的NiSi层，因 此可实现高驱动力的MOSFET。
0106
(d )NiSi层是热稳定的，所以不在乎漏电流的发生，可以在500'C 以上的热处理下实现良好的电气连接。0107
(e) 将沟道方向聚齐到[l-ll]方向上，从而，通过对沟道部 分施加机械应力，可以有效提高承载p-MOSFET的电流的空穴的迁移率。
0108
(f) 若使以Si {111}面作为壁面的沟的宽度在追加硅膜厚度以 下，则NiSi层与源极漏极区域的界面面积超出源极漏极区域的水平面 的面积，MSi层与源极漏极区域的接触电阻降低。
0109
(g) 通过利用含碳等离子来形成含碳硅层，可以仅仅在以Si的 {111}面作为壁面的沟的底部，选择性地形成对HF溶液具有刻蚀耐
性的含碳硅氧化膜。0110
另外，本实施方式中，用一组C-MOSFET进行了说明，但是上 述手法同样可适应多组元件，另外，当然也可以选择性地应用于形成 半导体装置的一部分的元件群。0111
另外，本实施方式中，使栅极电极的上部的一部分硅化，但是也
同样适应于栅极电极全部硅化的情况(Fully-Silicidated Gate )。0112
而且，本实施方式中，沟道方向(电流的流动方向)聚齐在[1-11 ] 方向上，但是，当然也可以将沟道方向聚齐在其他方向上。
此时，在成为源极漏极区域的单结晶追加硅膜上设置的具有Si 的{111}侧面的沟的方向，虽然与栅极电极的方向不平行，但是也 同样发现本发明的效果。0113
(第l变形例)
本实施方式第1变形例的半导体装置的剖面如图29所示。该变形 例的半导体装置具有n-MOSFET，该n-MOSFET具有与第2实施方式 的C-MOSFET的n-MOSFET相同的构造。0114
该变形例也可以获得与第2实施方式同样的效果。另外，本变形 例中，具有n-MOSFET，但是，取代n-MOSFET而具有p-MOSFET， 该p-MOSFET具有与第1实施方式的C-MOSFET的p-MOSFET相同的 构造，也可以获得同样的效果。
0115
(第2变形例)
本实施方式第2变形例的半导体装置的剖面如图30所示。本变形 例的半导体装置是在图29所示第1变形例的半导体装置中，形成栅极 为MONOS构造的构成。即，本变形例的半导体装置的栅极具有在 成为源极区域lla、 15a与漏极区域llb、 15b之间的沟道的硅基板2上 形成栅极绝缘膜9a，在该栅极绝缘膜9a上形成例如由氮化膜组成的电 荷蓄积膜36，在该电荷蓄积膜36上形成例如由氧化膜组成的阻挡绝缘 膜37，在该阻挡绝缘膜37上形成例如由多晶硅組成的控制栅极电极38 的构造。另外，在由多晶硅组成的控制栅极电极38上，与第l变形例 同样，也可以形成硅膜44a、 NiSi层52c。该变形例也可以获得与第2 实施方式同样的效果。
0116
(第3实施方式)
接着，说明本发明第3实施方式的半导体装置。本实施方式的半 导体装置是采用了DSB (Direct Silicon Bonding)基板的具有高架源 极/漏极构造的C-MOSFET，具有在构成DSB基板的Si ( 100)面上 形成n-MOSFET并在Si ( 110)面上形成了 p-MOSFET的构造。通过 采用该构造，将各个极性的MOSFET的迁移率同时最大化，并在源极 /漏极区域形成Si的{111}面，在该面上形成NiSi层并层叠TiN膜， 从而，实现具有浅源极、漏极扩散层的，被硅化且抑制了结泄漏， 并通过提高热稳定性而确保了与布线金属的良好电气接触的 C-MOSFET构造。另外，关于DSB基板，例如，参照文献C. Y. Sung et. al， IEDMTech. Dig. pp. 235-238， 2005。0117
接着，参照图31至图40B说明本实施方式的半导体装置的制造方法。
0118
首先，如图31所示，在以(110)面为主表面的p型单结晶硅半导 体基板72的主表面上，直接贴附并接合以(100)面为主表面的p型单 结晶硅半导体基板73。为了接合硅半导体基板72与硅半导体基板73， 首先，将以(110)面为主表面的硅半导体基板72和以(100)面为主 表面的硅半导体基板73的表面用稀释的HF溶液等处理后，使该两个表 面彼此紧密接触，例如在Ar气氛中进行热处理，从而在这些表面存在 的部分Si原子间形成化学键而接合。0119
接着，如图32所示，采用CMP法等的公知的手法，使以在表面 直接贴附的(100)面作为主表面的硅半导体基板73薄膜化，形成单 结晶硅半导体层74。而且，形成贯穿该硅半导体层74并达到硅半导体 基板72的浅沟，用绝缘膜如硅氧化膜埋入该沟，从而形成元件分离区 域4。通过该元件分离区域4，划分n-MOSFET形成预定区域5及
p-MOSFET形成预定区域6 。0120
接着，如图33所示，通过仅仅在p-MOSFET形成预定区域6将例 如Ar离子注入，使该区域6的单结晶硅半导体层74完全非晶质化。
接着，将其再结晶化。再结晶化参照与该非晶质化的半导体层接 触的单结晶硅半导体基板72的结晶性来进行，因此，p-MOSFET形成 预定区域6的非晶质化的半导体层成为与单结晶硅半导体基板72—体 的单结晶区域74b，其表面方位也变换成(110 )。另 一方面，n-MOSFET 形成预定区域5的单结晶硅半导体层74当然被原样保持。这样，完成 DSB基板。
0121
接着，对DSB基板执行第1实施方式的图10至图12中说明的工序， 形成p型阱区域7、 n型阱区域8、栅极绝缘膜9a、 9b、栅极电极10a、 10b、硅氮化膜组成的栅极侧壁13a、 13b、碳膜组成的栅极侧壁14a、 14b、成为扩展区域的浅扩散层lla、 llb、 12a、 12b、成为源极/漏 极区域的扩散层15a、 15b、 16a、 16b。接着，通过将碳膜组成的栅极 侧壁14a、 14b暴露于例如氧等离子中而选择性地除去，获得图34所示 构造。
0122
接着，如图35所示，在扩展区域lla的一部分和扩散层15a上形成 由单结晶组成的追加硅层17a,在扩展区域llb的一部分和扩散层15b 上形成由单结晶组成的追加硅层17b，在扩展区域12a的一部分和扩散 层16a上形成由单结晶组成的追加硅层18a，在扩展区域12b的一部分 和扩散层16b上形成由单结晶组成的追加硅层18b。这些追加硅层17a、 17b、 18a、 18b可以采用外延生长法在例如800'C、 10Torr的条件下， 以300cm3/分的流量供给SiH2Cl2、以200cm3 /分的流量供给HC1、以 10000cm3/分的流量供给H2而获得。追加硅层17a、 17b、 18a、 18b 的层厚i殳为例如50nm左右。0123
图36表示了此时的俯视图和结晶方位。从图36可知，n-MOSFET 的栅极电极10a沿Si的< 110 >方向形成，p-MOSFET的栅极电极10b 沿Si的<100>方向形成。应该关注的是，通过将p-MOSFET的沟道方 向(沟道电流的流动方向)设为Si的〈110〉方向，可使空穴的迁移率 最大化(例如，参照H. Irieet. al， IEDM Tech. Dig. pp. 225-228， 2004)。
0124
另外，用图36所示切断线A-A、 B-B切断的剖面图如图37A、 37B 所示。如图37A所示，n-MOSFET的追加珪层17a、 17b的沟道长度方 向(切断线A-A的方向)的端面成为Si的{111}面1931、 19a2、 19 h、 19b2，如图37B所示，p-MOSFET的追加硅层18a、 18b的栅极宽度方 向(切断线B-B的方向)的端面成为Si的{111}面20bn 20b2。0125
接着，如图38A、 38B所示，在一面沉积例如硅氧化膜76后，在 p-MOSFET上的硅氧化膜76形成狭缝状的开口部77。0126
追加硅层18a、 18b的栅极宽度方向(切断线B-B的方向)的端面 未设置狭缝。另外，图38A、 38B分别是图36所示切断线A-A、 B-B切 断的剖面图。0127
接着，将半导体基板浸入氢氧化钾(KOH)溶液。KOH溶液虽 然刻蚀Si，但是在Si的{111}面的刻蚀进行得比其他结晶面慢得多， 因此，刻蚀的结果是，在狭缝状的开口部77的下面的追加硅层18a、 18b，形成具有倾斜的Si的{111}面78的大量V字形状的沟79。然后， 通过将硅氧化膜76浸入HF溶液等而除去。这样，获得图39A、 39B所 示构造。
0128
接着，采用公知技术中的有效方法如溅射法等，例如以12nm的 膜厚在整个面沉积Ni。根据需要，也可以在其上进一步沉积成为覆盖
层的金属物质，如Ti、 TiN这样的物质。然后，将该半导体基板例如 在氮中进行450。C、 30秒的急速热处理，在与Ni直接接触的硅之间， 选择性地进行硅化反应。未反应的Ni通过浸入硫酸和过氧化氢水的混 合液，被选择性地除去。此时，Ti、 TiN都被同时剥离。从而，传统 的自对准的硅化形成法中，TiN膜在此时完全未残留。0129
然后，例如，采用溅射法或者利用包含Ti和N的有机化合物(例 如，TDMA)的CVD法等公知技术中的有效方法，在一面被覆沉积氮 化Ti (TiN)膜。然后，用RIE工序等，在栅极侧壁及Si的{111}侧 面上使TiN膜残留。RIE工序与第1实施方式相比采用更短的时间，不 必要的TiN膜另外援用光刻工序等除去。0130
其结果，如图40A、 40B所示，NiSi层21a、 21b在追加硅层17a、 17b上形成，NiSi层21c在栅极电极10a上形成，同时，NiSi层22b在追 加硅层18b上形成，NiSi层22c在栅极电极10b上形成。另外，虽然未图 示，在追加硅层18a及栅极电极10b上也形成了NiSi层。而且，TiN膜 组成的栅极侧壁23a、 23b在NiSi层21a、 21b与栅极电极10a之间形成， 同时在Si的{111}侧面上也形成TiN膜80a、 80b、 81。0131
此时，与栅极电极邻接的源极/漏极区域及扩展区域中，NiSi 层在Si的{111}面形成，因此，获得按照NiSi (100)取向的NiSi层， 来自它的Ni原子没有向基板细微地扩散。而且，在该NiSi层上层叠了 TiN，因此界面的热力学稳定性提高，阻碍Ni原子的移动，结果，即 使其后施加500。C的热处理，也可抑制膜形状的改性、突出部(硅化 穿刺)的发生。因而，即使在扩展区域上形成NiSi层，也可以完全抑 制结泄漏的发生。0132
而且，金属性物质(NiSi及TiN)形成到扩展区域上为止，因此， 该部分的电气电阻显著降低，对元件施加的电位充分传递到沟道部
分，即使是扩展区域，电流也可容易地流入界面电阻低的MSi层，因 此可实现高驱动力的MOSFET 。0133
另外，在Si的{100}面上形成的NiSi层从结位置有效隔离，因
漏的发生。
0134
而且，NiSi层与源极漏极区域的界面面积超出源极漏极区域的水 平面的面积，NiSi层与源极漏极区域的接触电阻降低。0135
然后，反复进行第1实施方式的图16到图18中说明的工序，形成 达到层间绝缘膜、源极/漏极区域的接触孔，对该接触孔填充电气布 线物质并形成金属布线，如果需要，构筑多层的布线并经由安装工序 等，完成半导体装置。0136
这样，通过在构成DSB基板的Si的(100)面上形成n-MOSFET 并在Si的(110)面上形成p-MOSFET,使各个极性的MOSFET的迁 移率同时最大化的同时，在与结深度最浅的栅极电极邻接的区域中， 在Si {111}面上形成NiSi层，并进一步层叠TiN,从而，实现具有浅 源极、漏极扩散层且这些扩散层的表面被硅化且在抑制结漏电流的同 时提高热稳定性，并确保了与布线金属的良好电气接触的C-MOSFET 构造。
0137
另外，本实施方式中，用一组C-MOSFET进行了说明，但是上 述手法同样可适应多组元件，另外，当然也可以选择性地应用于形成 半导体装置的一部分的元件群。0138
而且，本实施方式中，沟道方向(电流的流动方向)聚齐在Si 的<110>方向上，但是，当然也可以使沟道方向聚齐在其他方向上。
此时，设置在源极漏极区域的追加硅层的侧面为Si的{111}面的沟的 方向虽然不与栅极电极的方向正交，但是同样发现本实施方式的效 果。
0139
另外，本实施方式中，使栅极电极的上部的一部分硅化，但是也 同样适应于栅极电极全部珪化的情况(Fully-Silicidated Gate )。0140
当然，即使在将硅层垂直加工成薄壁(Fin)状、形成跨越该硅 壁的中央部的栅极电极的所谓Fin-MOSFET构造进行构成的场合，当 形成NiSi时也可以应用上迷手法。若采用Si (110)基板，则作为垂直 面，可以形成Si的{100}面、Si的{110}面、Si的{111}面中某一 个。从而，可以将源极、漏极区域的垂直壁面设为Si的{111}面。即， 与第2实施方式同样，通过在Si的{111}面上层叠NiSi层和TiN层， NiSi结晶的热稳定性提高，即使进行热处理，也不会产生NiSi层改性、 Ni原子到达沟道区域而使截止电流增加的情况。0141
(第4实施方式)
接着，说明本发明第4实施方式的半导体装置。本实施方式的半 导体装置是在SOI基板上形成的Fin-MOSFET，具备在源极/漏极区 域形成Si的{111}侧面，在该面上形成NiSi层，并在该NiSi层上层叠 TiN膜的构造。通过采用该构造，源极/漏极区域的表面被硅化，且 沟道泄漏被抑制，热稳定性提高，可以获得与布线金属的良好电气接 触。另外，关于Fin-MOSFET构造，例如，参照文献X. Huang, etal， IEEE ED vol. 48, p880 ( 2001 )。0142
接着，参照图41至图47 (c)说明本实施方式的半导体装置的制 造方法。
0143
首先，如图41所示，在由硅支持基板101、硅氧化膜102、以Si
的{110}面作为上表面的单结晶硅层(SOI层)103组成的SOI基板 100上，通过公知手法中的有效方法如CVD法，形成例如硅氮化膜104, 在该硅氮化膜104上，通过光刻等的公知手法中的有效方法，形成例 如由光刻胶组成的刻蚀掩才莫105a、 105b。0144接着，如图42所示，釆用刻蚀掩模105a、 105b，例如通过RIE法 将硅氮化膜104、单结晶硅层103图案化。然后，除去刻蚀掩模105a、 105b，获得侧面成为Si的{111}面 的实质上长方体形状(板状)的硅层(Fin) 103a、 103b。此时，在 硅层103a、 103b上残留了图案化的硅氮化膜104a、 104b。另外，图42 表示壁的厚度方向的剖面。0145接着，如图43所示，在硅层103a、 103b的侧面，作为栅极绝缘膜， 形成例如膜厚2nm的热氧化膜106,然后，用例如CVD法沉积多晶硅 膜108，接着用CMP法使多晶硅膜108平坦化。然后，在多晶硅膜108 上用例如CVD法沉积硅氮化膜110，接着用CMP法使硅氮化膜110的上 表面平坦化。0146接着，采用光刻等的公知手法中的有效方法，在硅氮化膜110上 形成未图示的刻蚀掩模。该刻蚀掩模在与硅层103a、 103b的延伸方向 正交的方向(与纸面平行的方向)上延伸而成。由于多晶硅膜108及 硅氮化膜110被平坦化，因此用于形成刻蚀掩模的光刻工序可以比较 容易地进行。0147然后，釆用该刻蚀掩模，通过RIE这样的公知手法中的有效方法， 对硅氮化膜110及多晶硅膜108进行各向异性刻蚀。在刻蚀后，除去上 述刻蚀掩模，以夹持硅层103a及103b的侧面的方式形成由多晶硅膜 108组成的栅极电极。另外，在该栅极电极的形成之前，当然也可以通过光刻、离子注
入法等的公知手法中的有效方法，在硅层103a、 103b的附件的多晶硅 膜108中导入导电性杂质。0148接着，采用公知手法中的有效方法如CVD法，沉积硅氮化膜， 然后通过RIE这样的公知手法中的有效方法，对硅氮化膜进行各向异 性刻蚀，将该硅氮化膜作为侧壁112残留在栅极电极108的侧部(参照 图44)。此时，充分进行各向异性刻蚀，在成为Fin的硅层103a、 103b 的侧部，不残留硅氮化膜112。另外，硅层103a、 103b的露出的侧部 (即，成为沟道的区域以外的硅层的侧部)的栅极绝缘膜106，例如 通过HF溶液等除去(参照图45)。另外，图44是该阶段的构造体用图 43所示切断线A-A切断后的剖面图，图45表示该阶段的构造体的立体 图。0149以下，请理解成本实施方式的说明中表示的来自水平方向或者垂 直上部方向的投影、剖面乃至简略图等中，假定了这样的 Fin-MOSFET构造体。0150而且，通过倾斜的离子注入等，在成为Fin的硅层103a、 103b的 成为源极、漏极区域的部分，以栅极电极为掩模，导入导电性杂质如 n型杂质As。然后，通过热处理，^f吏该杂质在成为Fin的硅层103a、 103b 的厚度方向上均等扩散的同时被激活。0151接着，采用例如溅射法等，在整个面沉积膜厚12nm的Ni膜114。 根据需要，也可以在其上进一步沉积成为覆盖层的金属物质，例如Ti、 TiN这样的物质。0152然后，将该半导体基板例如在氮中进行450'C、 30秒的急速热处 理，在与Ni直接接触的硅层103a、 103b之间，选择性地进行硅化反应。 未反应的Ni通过浸入硫酸和过氧化氢水的混合液，被选择性地除去。此时，上述Ti、 TiN都被同时剥离。从而，传统的自对准的硅化形成 法(SALICIDE法)中，TiN膜在此时完全未残留。其结果，MSi层114a、 114b在源极/漏极区域的Si的{111}两侧面形成(参照图46)。0153特别地，在Si的{111}侧面上形成的NiSi层当然可以按照NiSi (200)取向。另外，此时，由于在源极/漏极区域的Si的{111}两 侧面形成硅化，因此，每单位沟道宽度(Fin的高度)，NiSi层与源极 /漏极区域的界面面积是不具有Fin构造的MOSFET的2倍，NiSi层与 源极/漏极区域的接触电阻降低。0154然后，例如，釆用溅射法或者利用含Ti和N的有机化合物(例如， TDMA)的CVD法等公知技术中的有效方法，在一面被覆沉积氮化Ti (TiN)膜，然后，通过RIE工序等，在成为Fin的硅层103a、 103b的 Si{lll}两侧面上形成的NiSi层114a、 114b上，选择性地残留而形成 由TiN膜组成的侧壁116a、 116b(参照图46)。不需要的TiN膜通过光 刻工序或硫酸和过氧化氬水的混合液进行剥离。另外，图46是与成为 Fin的珪层103a、 103b的延伸方向正交的方向(例如，由图44所示切 断线B-B切断的平面)上，源极区域或漏极区域的剖面图。0155此时，通过RIE工序等，在成为Fin的硅层103a、 103b的Si的{ 111} 两侧面上形成的NiSi层114a、 114b的膜厚方向按照NiSi ( 200 )取向， 来自它的Ni原子不会向沟道区域扩散。从而，电流切断时的沟道泄漏 被抑制。0156而且，以夹持该NiSi层的方式，在珪层103a、 103b的Si的{111} 两侧面上形成TiN膜组成的侧壁116a、 116b，因此，界面的热力学稳 定性提高，阻碍了M原子的移动，结果，即使其后进行50(TC的热处 理，也可抑制膜形状的改性、突出部的发生。因而，在薄壁状的硅层 的栅极端部中，可以避免硅化层在Fin的厚度方向上肥厚，而不必要
地使应该通过沟道电流的硅层狭窄的情况。从而，NiSi层与源极/漏 极区域的整个界面起到接触孔的作用，所以避免了接触电阻的上升。0157另外，顺便提一下，通过热处理，可以阻止由NiSi层凝聚、NiSi 层部分地消失、脱落而导致的NiSi层的薄层电阻的增加。0158当然，通过采用使薄的沟道硅层从左右隔着栅极绝缘膜夹持栅极 电极的所谓双栅极SOI-MOSFET构造，硅层的左右界面分别起到沟道 的功能，另外，通过在左右的沟道区域形成的量子阱的千涉效应，硅 层中的导带的电子状态的能量缩退被容易地解除，即，仅高速电子被 感应，沟道部的迁移率上升，MOSFET的驱动力估计有二倍以上的提 高(例如，参照M. Shojietal, J. Appl. Phys. p. 2722， ( 1999 ))。0159然后，通过进行第1实施方式的图16到图18的工序，形成层间绝 缘膜，在该层间绝缘膜形成达到源极/漏极区域的接触孔，对该接触 孔填充电气布线物质，以形成金属布线，而且，如果需要，构筑多层 的布线并经由安装工序等，完成半导体装置。0160这样，在源极、漏极区域形成Si的{111}侧面，在该面上形成 NiSi层并层叠TiN膜，从而实现源极/漏极区域的表面被硅化且在抑 制沟道泄漏的同时提高热稳定性，并确保与布线金属的良好电气接触 的Fin-MOSFET构造。0161本实施方式中，采用多晶硅作为栅极电极，但是除此以外，当然 也可以采用金属性的材料。另外，也可以适当除去由多晶硅组成的栅 极电极的上部的氮化膜，使多晶硅栅极电极的上部或者全部硅化。而 且，应当明白，该硅化可以与源极、漏极电极的硅化工序分开进行， 也可以同时进行。0162另外，当然也可以在本实施方式的源极/漏极电极的硅化之前， 在源极、漏极电极追加地使硅层选择生长，增加源极、漏极电极的厚 度。0163而且，本实施方式中，由2条Fin状硅层来构成一个MOSFET， 但是，当然也可以通过l条Fin来实现MOSFET。另外，也可以采用具 有2条以上的多个Fin的MOSFET构造。而且，本实施方式中，例示了 单一极性的n-MOSFET的制造，但是，应当明白，当然也可以同样形 成p-MOSFET,在C-MOSFET半导体装置的制造中也可适用。0164而且，本实施方式中，Fin的形状釆用一条直线的长方体形状， 但是也可采用图47 (a) 、 47 (b) 、 47 (c)所示的形状。即，源极 /漏极区域的侧壁的结晶方位是Si的< 111 > ,相对地，也可以将沟道 面的方位选择为图47 (a)所示的Si的<111>方向、图47 (b)所示的 Si的〈100〉方位、图47(c)所示的Si的<110>方位。另夕卜，图47(a)、 47 (b) 、 47 (c)表示Fin的俯一见图。0165另外，本发明的源极、漏极电极的硅化不仅适于Fin构造，同时 也适于传统的不具有Fin构造的SOI-MOSFET。0166以上，如通过多个实施方式所详述的那样，根据本发明实现了以 下的优点。0167(1) 通过在结深度最浅的区域具备按照Si的{111}面上的NiSi 的(100)面取向的NiSi层，可以有效抑制Ni原子扩散到Si基板。0168(2) 由于在按照结深度最浅的区域上的NiSi的(100)面取向的 NiSi层上层叠了TiN，因此其界面的热力学稳定性提高，可阻碍Ni原 子的移动。结果，即使其后施加500。C的热处理，也可抑制膜形状的
改性、突出部(硅化穿刺)的发生。即使在扩展区域上形成NiSi层， 也可完全抑制结泄漏的发生。0169(3) 金属性物质(NiSi及TiN)形成到扩展区域上为止，因此该 部分的电气电阻可显著降低，对元件施加的电位充分传递到沟道部 分，即使是扩展区域，电流也可容易地流入界面电阻低的NiSi层，因 此可实现高驱动力的MOSFET。0170(4) NiSi层是热稳定的，所以不在乎漏电流的发生，可以在50(TC 以上的热处理下实现良好的电气连接。10171J(5) 而且，由于提高了耐热性，可形成适于阻挡层、刻蚀阻断 层的致密硅氮化膜。0172而且，如第l实施方式那样，在以Si的{100}面作为主表面的基 板的包含扩展区域的源极/漏极区域上，选择性地追加形成硅层时，(6) 在与栅极电极邻接的结深度最浅的区域，可以自动地形成 具有Si的{111}面的硅层。0173(7) 选择性地形成追加硅层时，即使在与元件分离区域的边界 部分，也以部分攀爬到元件分离区域上的方式横向生长，因此，源极 /漏极电极在元件分离区域上部分延伸，与基板的耦合电容降低，元 件的高速动作成为可能。0174另外，如第2实施方式那样，在以Si的U10}面为主表面的基板 的包含扩展区域的源极/漏极区域上，选择性地追加形成硅层，设成 以Si的{111}面作为壁面的沟时，(8) 通过利用含碳等离子来形成含碳硅层，可以仅仅在以Si的 {111}面作为壁面的沟的底部选择性地形成对HF溶液具有刻蚀耐性
的含碳硅氧化膜。0175(9) 若沟的宽度在追加硅层厚度以下，则NiSi层与源极/漏极 区域的界面面积超出源极/漏极区域的水平面的面积，NiSi层与源极 /漏极区域的接触电阻降低。0176(10) 将沟道方向聚齐到[l-ll]方向上，从而，通过对沟道部 分施加机械应力，可以有效提高承载p-MOSFET的电流的空穴的迁移率。0177而且，如第3实施方式那样，在构成DSB基板的Si (100)面上形 成n-MOSFET，在Si (110)面上形成p-MOSFET，从而，使各个极 性的MOSFET的迁移率同时达到最大化，同时，(ll)通过氢氧化钾 (KOH )溶液，在包含扩展区域的源极/漏极区域上追加形成的硅层 上，简便地形成斜面具有Si的{111}面的V字型的沟，从而，NiSi层 与源极/漏极区域的界面面积增大，NiSi层与源极/漏极区域的接触 电阻降低。0178而且，如本发明第4实施方式那样，SOI基板上，在薄板上垂直 加工硅层并形成跨越该硅层的表背面的栅极电极的Fin-MOSFET构 造中，在源极/漏极区域形成Si的(111)侧面，在该面上形成NiSi 层并层叠TiN膜，从而，(12) 在Si的{111}两侧面上形成的MSi层按照MSi的(100) 面取向，通过抑制来自它的Ni原子向沟道区域扩散，来抑制电流切断 时的沟道泄漏。0179(13) 界面的热力学稳定性提高，阻碍了Ni原子的移动，结果即 使在其后进行500。C的热处理，也可抑制膜形状的改性、突出部的发 生。因而，在薄壁状的硅层的栅极端部中，可以避免硅化层在Fin的 厚度方向上肥厚，而不必要地使应该通过沟道电流的硅层狭窄的情况。从而，NiSi层与源极/漏极区域的整个界面起到接触孔的作用， 所以避免了接触电阻的上升。0180(14) 通过热处理，可以阻止由NiSi层凝聚、NiSi层部分地消失、 脱落而导致的NiSi层的薄层电阻的增加。0181(15) 在源极/漏极区域的Si的{111}两侧面形成硅化，因此 NiSi层与源极/漏极区域的接触电阻降低。0182(16 )通过釆用使薄的沟道硅层从左右隔着栅极绝缘膜夹持栅极 电极的所谓双栅极SOI-MOSFET构造，硅层的左右界面分别起到沟道 的功能，另外，通过在左右的沟道区域形成的量子阱的千涉效应，硅 层中的导带的电子状态的能量缩退被容易地解除，即，仅高速电子被 感应，沟道部的迁移率上升，MOSFET的驱动力估计有二倍以上的提 高。
权利要求
1. 一种半导体装置，其特征在于，具备具有第1导电型的第1半导体区域的硅基板；和第1MOSFET，该第1MOSFET具有与上述第1半导体区域有间隔地形成的第2导电型的第1源极/漏极区域；在上述第1源极区域和上述第1漏极区域之间的上述第1半导体区域上形成的第1绝缘膜；在上述第1绝缘膜上形成的第1栅极电极；在上述第1栅极电极的侧部形成的第1侧壁绝缘膜；第1单结晶硅层，在上述第1源极/漏极区域上形成，至少具有成为{111}面的表面；第1NiSi层，至少在上述第1单结晶硅层上形成，且具有与上述第1侧壁绝缘膜接触的部分，上述部分与上述第1单结晶硅层的界面是上述第1单结晶硅层的{111}面；以及与上述第1NiSi层接触的第1TiN膜。
2. 根据权利要求l所述的半导体装置，其特征在于， 上述第l单结晶硅层具有与上述第l侧壁绝缘膜对置且成为上述第l单结晶硅层的{111}面的侧面，上述第lTiN膜设置在上述侧面和 上述第l侧壁绝缘膜之间。
3. 根据权利要求l所述的半导体装置，其特征在于， 上述第l半导体区域的上表面是硅的{100}面。
4. 一种半导体装置，其特征在于，具备 具有第l导电型的第l半导体区域的硅基板；和第IMOSFET， 该第IMOSFET具有与上述第l半导体区域有间隔地形成的第2导电型的第l源极/漏 极区域；在上述第l源极区域和上述第l漏极区域之间的上述第l半导体区 域上形成的第l绝缘膜；在上述第l绝缘膜上形成的第l栅极电极； 在上述第l栅极电极的侧部形成的第l侧壁绝缘膜； 第l单结晶硅层，在上述第l源极/漏极区域上形成，设有达到上述第1源极/漏极区域的多个第1沟，上述第l沟的侧面成为{111}面； 上述第l单结晶硅层的至少{111}面上形成的第lMSi层；以及 与上述第1NiSi层接触的第1TiN膜。
5. 根据权利要求4所述的半导体装置，其特征在于， 上述第l半导体区域的上表面是硅的{110}面。
6. 根据权利要求4所述的半导体装置，其特征在于， 在上述第l沟的底部形成有含碳的硅氧化层。
7. 根据权利要求l所述的半导体装置，其特征在于， 在上述第l单结晶硅层的{111}面上形成的上述笫lNiSi层由单一或者多个单结晶体MSi构成，各单结晶体MSi的(100)面与上述第 l单结晶硅层的{111}面平行。
8. 根椐权利要求l所述的半导体装置，其特征在于， 还具备包围上述第l半导体区域的元件分离区域，上述笫l单结晶硅层在上述元件分离区域上延伸。
9. 根据权利要求l所述的半导体装置，其特征在于， 上述第l源极/漏极区域具备第l扩散层区域，与上述栅极电极邻接形成；第2扩散层区域，与上述第l扩散层区域相比，相对于上述 栅极电极形成得更远，而且与上述第l扩散层区域相比，结深度更深。
10. 根据权利要求l所述的半导体装置，其特征在于， 上述第l栅极电极具备在上述第l绝缘膜上形成的电荷蓄积膜；在上述电荷蓄积膜上形成的阻挡绝缘膜；以及在上述阻挡绝缘膜上形 成的控制栅极电极。
11. 根据权利要求l所述的半导体装置，其特征在于， 上述硅基板还具备与上述第1半导体区域形成了元件分离的第2导电型的第2半导体区域，在上述第2半导体区域形成有第2MOSFET, 上述第2MOSFET具有与上述第2半导体区域有间隔地形成的第l导电型的第2源极/漏 极区域；在上述第2源极区域和上述第2漏极区域之间的上述第2半导体区域上形成的第2绝缘膜；在上述第2绝缘膜上形成的第2栅极电极； 在上述第2栅极电极的侧部形成的第2侧壁绝缘膜； 第2单结晶硅层，在上述第2源极/漏极区域上形成，至少具有成为{111}面的表面；第2NiSi层，至少在上述第2单结晶硅层的{111}面上形成，且具有与上述第2侧壁绝缘膜接触的部分，上述部分与上述第l单结晶硅层的界面是上述第l单结晶硅层的{111}面；以及 与上述第2NiSi层接触的第2TiN膜。
12. 根据权利要求4所述的半导体装置，其特征在于， 上述硅基板还具备与上述第1半导体区域形成元件分离的第2导电型的第2半导体区域，在上述第2半导体区域形成有第2MOSFET，上述第2MOSFET具有与上述第2半导体区域有间隔地形成的第2源极/漏极区域； 在上述第2源极区域和上述第2漏极区域之间的上述第2半导体区域上形成的第2绝缘膜；在上述第2绝缘膜上形成的第2栅极电极； 在上述第2栅极电极的侧部形成的第2侧壁绝缘膜； 第2单结晶硅层，在上述第2源极/漏极区域上形成，至少具有成为{111}面的表面；第2NiSi层，至少在上述第2单结晶硅层的{111}面上形成，且具有与上述第2侧壁绝缘膜接触的部分，上述部分与上述第l单结晶硅层的界面是上述第l单结晶硅层的{111}面；以及 与上述第2NiSi层接触的第2TiN膜。
13. 根据权利要求ll所述的半导体装置，其特征在于， 在上述第2单结晶硅层的{111}面上形成的上述第2NiSi层由单 一或者多个单结晶体NiSi构成，各单结晶体NiSi的(100)面与上述第 2单结晶硅层的面平行。
14. 一种半导体装置，其特征在于，具备 具有第l导电型的第l半导体区域的硅基板；和第IMOSFET， 该第IMOSFET具有与上述第l半导体区域有间隔地形成的第2导电型的第l源极/漏 极区域；在上述第l源极区域和上述第l漏极区域之间的上述第l半导体区 域上形成的第l绝缘膜；在上述第l绝缘膜上形成的第l栅极电极； 在上述第l栅极电极的侧部形成的第l侧壁绝缘膜； 在上述第1源极/漏极区域上形成的第1单结晶硅层； 在上述第l单结晶硅层上形成的第lMSi层；以及 与上述第lMSi层接触形成的第1TiN膜，上述第l单结晶硅层与上述第lNiSi层的界面是上述第l单结晶硅 层的{111}面。
15. 根据权利要求14所述的半导体装置，其特征在于， 上述第lMOSFET是p-MOSFET，且上述第l半导体区域的上表面是珪的{110}面，上述硅基板还具备与上述第l半导体区域形成了元件分离且上表面是硅的{100}面的p型第2半导体区域，在上述第2半导体区域形成有n-MOSFET，上述n-MOSFET具有与上述第2半导体区域有间隔地形成的n型第2源极/漏极区域； 在上述第2源极区域和上述第2漏极区域之间的上述第2半导体区域上形成的第2绝缘膜；在上述第2绝缘膜上形成的第2栅极电极； 在上述第2栅极电极的侧部形成的第2侧壁绝缘膜； 第2单结晶硅层，在上述第2源极/漏极区域上形成，至少具有成 为{111}面的表面；第2NiSi层，至少在上述第2单结晶硅层上形成，且具有与上述第 2侧壁绝缘膜接触的部分，上述部分与上述第l单结晶硅层的界面是上 述第l单结晶硅层的{111}面；以及与上述第2NiSi层接触的第2TiN膜。
16. —种半导体装置，其特征在于，具备沟道区域，是在绝缘膜上形成，具有对置的一对第l侧面及对置 的一对第2侧面的实质上板状的单结晶硅层的沟道区域；源极区域，是在上述绝缘膜上形成，具有对置的一对第3侧面及 对置的一对第4侧面的实质上板状的单结晶硅层，其中，上述第3侧面 成为{111}面，上述第4侧面中的一个侧面与上述沟道区域的上述第 l侧面中的一个侧面连接；漏极区域，是在上述绝缘膜上形成，具有对置的一对第5侧面及 对置的一对第6侧面的实质上板状的单结晶硅层，其中，上述第5侧面 成为{111}面，上述第6侧面中的一个侧面与上述沟道区域的上述一 对第l侧面中的另 一个侧面连接；覆盖上述沟道区域的上述一对第2侧面的 一对栅极绝缘膜； 隔着上述一对绝缘膜而覆盖上述沟道区域的侧面的一对栅极电极；在上述源极/漏极区域的上述单结晶硅层的UlU面形成的MSi 层；以及与上述NiSi层接触形成的TiN膜。
17. 根据权利要求14所述的半导体装置，其特征在于， 在上述源极/漏极区域的单结晶硅层的{111}面上形成的上述NiSi层按照NiSi的(100)面取向，该NiSi的(100)面与上述单结晶 硅层的UlU面平行。
18. —种半导体装置的制造方法，其特征在于，具备 在硅基板上形成栅极绝缘膜的工序； 在上述栅极绝缘膜上形成栅极电极的工序；以上述栅极电极为掩模，在上述硅基板形成源极/漏极区域的工序；在上述源极/漏极区域上选择性地追加形成硅层，使与上述栅极电极的侧面对置的上述硅层的露出面成为硅的{111}面的工序； 在上述追加形成的硅层的硅的{111}面上形成NiSi层的工序；以及形成覆盖上述NiSi层的TiN膜的工序。
19. 一种半导体装置的制造方法，其特征在于，具备 在硅基板上形成栅极绝缘膜的工序； 在上述栅极绝缘膜上形成栅极电极的工序； 以上述栅极电极为掩模，在上述硅基板形成源极/漏极区域的工序；在上述源极/漏极区域上沉积珪层的工序；在上述硅层的上表面上形成第l含碳的硅层的工序；将上述硅层的未形成上述第l含碳的硅层的露出面热氧化的工序；除去上述第l含碳的硅层的工序；在上述硅层形成侧面成为硅的{111}面的多个沟的工序； 在上述沟的侧面形成NiSi层的工序；以及 形成覆盖上述MSi层的TiN膜的工序。
20. 根据权利要求19所述的半导体装置的制造方法，其特征在于， 还具备述沟的底部形成第2含碳的硅层的工序；通过刻蚀性离子的倾斜注入而除去上述沟的底部以外的上述第2 含碳的硅层的工序；进行热氧化处理，将上述第2含碳的硅层转变成含碳的硅氧化层 的工序；以及使上述含碳的硅氧化层仅残留在上述沟的底部的工序。
全文摘要
本发明的半导体装置，即使将源极区域及漏极区域硅化，也可以尽可能地抑制漏电流。其特征在于具备具有半导体区域的硅基板；和第1MOSFET。第1MOSFET具有与半导体区域有间隔地形成的源极/漏极区域；在源极区域和漏极区域之间的半导体区域上形成的绝缘膜；在绝缘膜上形成的栅极电极；在栅极电极的侧部形成的侧壁绝缘膜；单结晶硅层，在第1源极/漏极区域上形成，至少具有成为{111}面的表面；NiSi层，至少在单结晶硅层的{111}面上形成，且具有与侧壁绝缘膜接触的部分，该部分与单结晶硅层的界面是单结晶硅层的{111}面；以及与NiSi层接触的第1TiN膜。
文档编号H01L27/092GK101388411SQ20081021574
公开日2009年3月18日 申请日期2008年9月9日 优先权日2007年9月12日
发明者土明正胜 申请人:株式会社东芝