半导体器件以及用于制造半导体器件的方法

专利名称：半导体器件以及用于制造半导体器件的方法
技术领域：
本发明涉及半导体器件以及用于制造半导体器件的方法。
背景技术：
以EEPROM为代表的非易失性半导体存储器件被配置为使得隧 道绝缘膜、电荷存储层、顶部绝缘膜和控制栅电极被堆叠在半导体衬 底上。然后，高电压被施加到控制栅电极从而使电子从半导体衬底穿 过隧道绝缘膜到达电荷存储层中以便进行写入操作。当电荷存储层由 例如多晶硅的导电材料构成时，该非易失性半导体存储器件被称为浮 栅型半导体存储器件。当电荷存储层由例如硅氮化物的绝缘材料构成 时，该非易失性半导体存储器件被称为浮置陷阱(floatingtrap)型半 导体存储器件。
在浮栅型半导体存储器件中为了使足够量的电子穿透到浮栅中， 需要将隧道绝缘膜与顶部绝缘膜的电容比(耦合比)设置为一个合适 的指定值。通常，通过用顶部绝缘膜包围浮栅的侧面来将隧道绝缘膜 与顶部绝缘膜的电容比(耦合比)设置为指定值。
然而，随着半导体存储器件的小型化的发展，要求浮栅的高度被 减少。为了在浮栅高度被减少时还如所期望的实现指定耦合比,要求 顶部绝缘膜变薄。然而，顶部绝缘膜的变薄导致来自浮栅的漏电流的 增大并且使电荷存储变得困难。鉴于这点，顶部绝缘膜由具有高介电常数的材料构成从而在保持顶部绝缘膜的厚度的同时实现期望的耦 合比。
此外，浮置陷阱型半导体存储器件具有擦除操作较慢的缺点。为 了实现快速的擦除操作，需要在抑制电子从控制栅电极穿透到电荷存 储层中的情况下使电子从电荷存储层释放到半导体衬底中。鉴于这 点，半导体存储器件的顶部绝缘膜由具有高介电常数的材料构成从而
实现顶部绝缘膜的高绝缘性。
另夕卜，在例如CMOS晶体管的半导体器件中，随着半导体器件被 小型化，栅极绝缘膜变薄，使得通过薄的栅极绝缘膜的漏电流较大变 成主要问题。
参考文献l中公开了使用从包含Hf02、 HfAlO、 HfSiO、 HfSiON、 Zr02、 ZrSiO、 ZrSiON或其组合的组中选择的至少一个作为可用作半 导体存储器件的顶部绝缘膜等的具有高介电常数的绝缘膜。此外，参
考文献2中公开了含有La、 Al和Si的氧化物作为具有高介电常数的绝 缘材料。
参考文献1JP-A 2003-68897(KOKAI)
参考文献2D. Mazza和S. Ronchetti， Mater Res Bull., vol. 34， No. 9， pp. 1375-1382， 1999
已知通过在大于指定温度的温度下的热处理，上述具有高介电常
数的绝缘膜与Si02反应而形成硅酸盐。在半导体存储器件中，由SK)2
构成的侧壁被形成在隧道绝缘膜、电荷存储层、顶部绝缘膜和控制栅 电极的叠层结构的两侧处。因此，顶部绝缘膜可能通过用于杂质激活 的热处理而与侧壁反应从而降低半导体存储器件的性能。
相对照地，在CMOS晶体管中，因为由SiN构成的侧壁净皮形成在 栅极绝缘膜和栅电极的叠层结构的两侧处，所以即使栅极绝缘膜由具 有高介电常数的材料构成，栅极绝缘膜也不太可能通过热处理与侧壁 反应，这不同于半导体存储器件。然而，根据热处理的条件栅极绝缘 膜可能与侧壁反应从而降低CMOS晶体管的性能。
另夕卜，在例如CMOS晶体管的半导体器件中，如果栅极绝缘膜由具有高介电常数的绝缘膜构成，则栅极绝缘膜可能在硅衬底的表面处 形成SK)2层，使得大量的界面态被形成从而降低晶体管的性能。

发明内容
本发明的一个方面涉及一种半导体器件，该半导体器件包括半 导体衬底；叠层结构，包括被顺序形成在所述半导体衬底上的隧道绝 缘膜、电荷存储层、顶部绝缘膜和控制栅电极；侧壁，被形成为分别 覆盖所述叠层结构的侧面；以及掺杂层，被形成在所述隧道绝缘膜的 两侧的所述半导体衬底的表面处，其中所述侧壁由从Si02、SiN和SiON 中选择的至少一个构成，其中所述顶部绝缘膜由包括以下元素的氧化 物构成Al; Si;和选自稀土金属、Y、 Zr和Hf中的至少一种金属元 素M,使得所述顶部绝缘膜的Si元素与所述金属元素M的数量比Si/M 被设置为不小于在包括金属元素M和Al的复合氧化物中的Si()2组分处 于固溶度极限的情况下的数量比Si/M、并且被设置为不大于在所述顶 部绝缘膜的介电常数等于Al203的介电常数的情况下的数量比Si/M， 并且使得所述顶部绝缘膜的A1元素与所述金属元素M的数量比A1/M 被设置为不小于在由于所述A1元素而抑制了所述金属元素M的氧化 物的结晶的情况下的数量比A1/M、并且被设置为不大于在由于所述金 属元素M而抑制了所述入1203的结晶的情况下的数量比A1/M。
本发明的另一方面涉及一种半导体器件，该半导体器件包括半 导体衬底；叠层结构，包括被顺序形成在所述半导体衬底上的栅极绝 缘膜和栅电极；侧壁，被形成为分别覆盖所述叠层结构的侧面；以及 掺杂层，被形成在所述栅极绝缘膜的两侧的所述半导体村底的表面 处，其中所述侧壁由从SK)2、 SiN和SiON中选择的至少一个构成，其 中所述栅极绝缘膜由包括以下元素的氧化物构成Al; Si;和选自稀 土金属、Y、 Zr和Hf中的至少一种金属元素M，使得所述栅极绝缘膜 的Si元素与所述金属元素M的数量比Si/M被设置为不小于在包括金属
量比Si/M、并且被设置为不大于在所述栅极绝缘膜的介电^数等于A1203的介电常数的情况下的数量比Si/M,并且使得所述栅极绝缘膜 的A1元素与所述金属元素M的数量比A1/M被设置为不小于在由于所 述A1元素而抑制了所述金属元素M的氧化物的结晶的情况下的数量 比A1/M、并且被设置为不大于在由于所述金属元素M而抑制了所述 Al203的结晶的情况下的数量比Al/M 。
本发明的又一方面涉及一种用于制造半导体器件的方法，包括以 下步骤在半导体衬底上形成隧道绝缘膜和电荷存储层；在所述电荷 存储层上形成选自以下层中的至少两个层Si02层；选自稀土金属、 Y、 Zr和Hf中的至少一种金属元素M的氧化物；厶1203层；和包括金属 元素M和A1的复合氧化物层；对所述至少两个层进行热处理使得其通 过热扩散而彼此混合，由此形成顶部绝缘膜使得所述顶部绝缘膜的Si 元素与所述金属元素M的数量比Si/M被设置为不小于在包括金属元 素M和Al的复合氧化物中的Si02组分处于固溶度极限的情况下的数量 比Si/M、并且被设置为不大于在所述顶部绝缘膜的介电常数等于 Al203的介电常数的情况下的数量比Si/M，并且使得所述顶部绝缘膜 的A1元素与所述金属元素M的数量比A1/M被设置为不小于在由于所 述A1元素而抑制了所述金属元素M的氧化物的结晶的情况下的数量 比A1/M、并且被设置为不大于在由于所述金属元素M而抑制了所述 Al203的结晶的情况下的数量比Al/M;在所述顶部绝缘膜上形成控制 栅电极；在其堆叠方向上刻蚀所述隧道绝缘膜、所述电荷存储层、所 述顶部绝缘膜和所述控制栅电极，由此形成包括所述隧道绝缘膜、所 述电荷存储层、所述顶部绝缘膜和所述控制栅电极的叠层结构；形成 选自Si02、 SiN和SiON中的至少一个的侧壁从而覆盖所述叠层结构的 侧面；以及使用所述叠层结构和所述侧壁作为掩模对所述半导体衬底 进行离子注入以在所述隧道绝缘膜的两侧的所述半导体衬底的所述 表面处形成掺杂层。
本发明的再一方面涉及一种用于制造半导体器件的方法，包括以 下步骤在半导体衬底上形成选自以下层中的至少两个层Si()2层； 选自稀土金属、Y、 Zr和Hf的至少一种金属元素M的氧化物；AI203层；和包括金属元素M和A1的复合氧化物层；对所述至少两个层进行 热处理使得其通过热扩散而彼此混合，由此形成栅极绝缘膜使得所述 栅极绝缘膜的Si元素与所述金属元素M的数量比Si/M被设置为不小于 在包括金属元素M和Al的复合氧化物中的Si02组分处于固溶度极限的 情况下的数量比Si/M、并且被设置为不大于在所述栅极绝缘膜的介电 常数等于Al203的介电常数的情况下的数量比Si/M,并且使得所述栅 极绝缘膜的A1元素与所述金属元素M的数量比A1/M被设置为不小于 在由于所述A1元素而抑制了所述金属元素M的氧化物的结晶的情况 下的数量比A1/M、并且被设置为不大于在由于所述金属元素M而抑制 了所述Al203的结晶的情况下的数量比Al/M;在所述栅极绝缘膜上形 成栅电极；在其堆叠方向上刻蚀所述栅极绝缘膜和所述栅电极，由此 形成包括所述栅极绝缘膜和所述栅电极的叠层结构；形成选自Si02、 SiN和SiON中的至少一个的侧壁从而覆盖所述叠层结构的侧面；以及 使用所述叠层结构和所述侧壁作为掩模对所述半导体衬底进行离子 注入以在所述栅极绝缘膜的两侧的所述半导体衬底的所述表面处形 成掺杂层。


图l是示出了固溶在LaAlO组分中的Si元素含量与LaAlO组分中 的La元素含量之间的关系的图。
图2是示出了氧化物MO (M-Y、 Pr、 Zr、 Nd、 Sm、 Gd、 Hf) 的晶胞中M元素的数量以及Al/M数量比的下限值和上限值的图。
图3是LaAlSiO膜的截面TEM图象。
图4是示出了LaAlSiO膜的C-V (电容-电压)性能的图。
图5是示出了在LaAlSiO膜的有效氧化物厚度(EOT)的情况下 漏电流密度-电场的图。
图6是由顺序形成在Si衬底上的SK)2层、SiON层、LaAlSiO层和 Si02层构成的叠层结构在热处理之前和之后的截面TEM图象。
图7是示出了作为第 一半导体器件的实施例的NAND型闪速存储器的截面图。
图8是示出了在图7所示的NAND型闪速存储器的制造方法中的 一个步骤的截面图。
图9也是示出了在图7所示的NAND型闪速存储器的制造方法中 的一个步骤的截面图。
图10也是示出了在图7所示的NAND型闪速存储器的制造方法中
的一个步骤的截面图。
图ll也是示出了在图7所示的NAND型闪速存储器的制造方法中 的一个步骤的截面图。
图12也是示出了在图7所示的NAND型闪速存储器的制造方法中 的一个步骤的截面图。
图13也是示出了在图7所示的NAND型闪速存储器的制造方法中 的一个步骤的截面图。
图14是示出了作为第二半导体器件的实施例的场效应晶体管的 截面图。
图15是示出了在图14所示的场效应晶体管的制造方法中的一个 步骤的截面图。
图16也是示出了在图14所示的场效应晶体管的制造方法中的一 个步骤的截面图。
图17也是示出了在图14所示的场效应晶体管的制造方法中的一 个步骤的截面图。
图18也是示出了在图14所示的场效应晶体管的制造方法中的一 个步骤的截面图。
图19也是示出了在图14所示的场效应晶体管的制造方法中的一 个步骤的截面图。
图20也是示出了在图14所示的场效应晶体管的制造方法中的一 个步骤的截面图。
图21也是示出了在图14所示的场效应晶体管的制造方法中的一 个步骤的截面图。
具体实施例方式
下文中，将参考附图来详细描述本发明。
(第一半导体器件) 第一半导体器件包括半导体衬底、由被顺序形成在半导体衬底上
的隧道绝缘膜、电荷存储层、顶部绝缘膜和控制栅电极构成的叠层结
构、被形成为覆盖叠层结构的侧表面的侧壁以及被形成在隧道绝缘膜
的两侧处的半导体衬底的表面处的掺杂层。
在第一半导体器件中，要求顶部绝缘膜由包含以下元素的氧化物
构成选自稀土金属、Y、 Zr和Hf中的至少一种金属M; Al;和Si (笫一要求)。含有金属M的氧化物能够表现出较高的介电常数并 且由于含有Al元素还能表现出较高的结晶温度，因而第一要求是对 于顶部绝缘膜的前提条件。
此外，要求顶部绝缘膜的Si元素与M元素的数量比Si/M被设 置为大于等于在由金属M和Al元素构成的复合氧化物中的Si02组分 处于固溶度极限的情况下的数量比Si/M (第二要求)、并且被设置为 小于等于在顶部绝缘膜的介电常数等于Al20;j的介电常数的情况下的 数量比Si/M(第三要求)。而且，要求顶部绝缘膜的Al元素与M元 素的数量比Al/M被设置为大于等于在由于Al元素而抑制了氧化物 MO的结晶的情况下的数量比Al/M并且被设置为小于等于在由于M 元素而抑制了八1203的结晶的情况下的数量比Al/M(第四要求)。在 下文中将描述第二要求到第四要求。
〈Si元素与M元素的数量比Si/M被设置为大于等于在由金属M 和Al元素构成的复合氧化物中的Si02组分处于固溶度极限的情况下 的数量比Si/M (第二要求)>
在第一半导体器件的顶部绝缘膜中，^"求Si元素与M元素的数 量比Si/M被设置为大于等于在由金属M和Al元素构成的复合氧化 物中的Si02组分处于固溶度极限的情况下的数量比Si/M。由此，在 第一半导体器件的侧壁由Si02构成的情况下，特别地，即使控制栅电极由多晶硅构成并且被热处理以用于杂质激活，也能够抑制顶部绝缘 膜与侧壁之间的反应。
也就是说，因为顶部绝缘膜已经含有处于其固溶度极限的比例或 更多的SK)2组分，所以侧壁中的Si02组分不能被穿透到顶部绝缘膜
中，即使对它进行如上所述的热处理。因此，能够抑制顶部绝缘膜与 侧壁之间的反应从而不会降低第一半导体存储器件的性能。
在侧壁由SiON构成的情况下，如果顶部绝缘膜含有处于其固溶 度极限的比例或更多的Si02组分，则从侧壁分离(segregate)的Si02 组分不能被穿透到顶部绝缘膜中。因此，能够抑制顶部绝缘膜与侧壁 之间的反应从而不会降低第一半导体存储器件的性能。
在侧壁由SiN构成的情况下，如果顶部绝缘膜含有处于其固溶度 极限的比例或更多的Si02组分，则侧壁的SiN组分、SK)2杂质等不 能被穿透到顶部绝缘膜中。因此，能够抑制顶部绝缘膜与侧壁之间的 反应从而不会降低第一半导体器件的性能。
在电荷存储层由SiN或SiON构成的情况下，因为顶部绝缘膜含 有处于其固溶度极限的比例或更多的SK)2组分，所以电荷存储层的 SiN组分、Si02杂质等不能被穿透到顶部绝缘膜中。因此，能够抑制 顶部绝缘膜与电荷存储层之间的反应从而不会降低第一半导体存储 器件的性能。
此外，在金属M为La元素使得顶部绝缘膜能够由LaAlSiO组 分表示的情况下，在复合氧化物LaAlO中的Si02组分处于固溶度极 限的情况下的数量比Si/La被量化。首先，SK)2膜被形成在其AI/La 比变化的LaAlO膜上，并且在N2气氛下在卯0。C下被热处理30秒钟 使得其与LaAlO膜反应。图l是示出了固溶在LaAlO膜中的Si元素 含量与LaAlO膜中的La元素含量之间的关系的图。
如图l所示，清楚可见的是不管La/Al数量比如何都满足Si/La 数量比 1的关系。另一方面，因为在1^203组分中的SK)2组分的固 溶度极限满足Si/La数量比=1的关系，所以在LaAlO膜中的Si02 组分的固溶度极限近似等于在1^203組分中的Si02的固溶度极限。因此，如果满足数量比Si/La>l的关系式，则LaAlSiO组分含有在大 于等于Si02组分的固溶度极限的范围内的Si02组分，并因此，能够 满足第二要求。
鉴于图l所示的近似线的倾斜度，如果严格满足关系式Si/La> 0.93，则LaAlSiO组分含有在大于等于Si()2组分的固溶度极限的范围 内的Si02组分。
〈Si元素与M元素的数量比Si/M被设置为小于等于在顶部绝缘 膜的介电常数等于^203的介电常数的情况下的数量比Si/M(第三要 求)>
如上所述，顶部绝缘膜由包含以下元素的氧化物构成选自稀土 金属、Y、 Zr和Hf中的至少一种金属M; Al;和Si。在此情况下， 如果改变了顶部绝缘膜的元素含量比，则也改变了顶部绝缘膜的介电 常数。在这里，要求顶部绝缘膜的元素含量比被设置为指定值使得顶 部绝缘膜的介电常数不被减小到指定值以下，并因此使得顶部绝缘膜 能保持期望的高介电常数。
鉴于这点，市场上可买到的作为具有高介电常数的绝缘膜的 A1203膜被用作基准，并且顶部绝缘膜的指定介电常数被设置为大于 等于Al203膜的介电常数。在顶部绝缘膜由MAlSiO组分表示的情况 下，因为八1203膜的介电常数为10而SiC)2膜的介电常数为3.9，所以 MAlSiO组分的介电常数能够被表示为如下
(M x k+Al x 10+Si x 3.9)/(M+AI+Si)， 其中含有金属M的氧化物MO的介电常数被设置为"k"而M、 Al、 Si的数量比为M:Al:Si。
鉴于这点，为了设置顶部绝缘膜的介电常数大于等于Ah03膜的 介电常数，要求满足关系式10 < (M x k + Al x 10 + Si x 3.9) / (M + Al + Si)。当变换该关系式时，能够得到关系式Si/M<(k-10)/6.1。因此， 能够定义数量比Si/M的上限。
参考如在第二要求中所述的在MAIO组分中的Si02组分的固溶 度极限能够定义数量比Si/M的下限。假设在SK)2组分处于固溶度极限的情况下的数量比Si/M被设置为"x"，则必须满足"x" <Si/M 的关系式以便满足第二要求。结果，满足了第二要求和第三要求的数 量比Si/M能够由关系式x < Si/M < (k-10)/6.1表示。在金属M为La 元素的情况下，在LaAlO膜中的Si02組分的固溶度极限近似等于在 1^203组分中的Si02的固溶度极限。因此，如果金属M为其它材料， 则数量比x近似等于在MO组分中的Si02处于固溶度极限的情况下 的数量比Si/M。
在该情况下，数量比"x"和介电常数"k"被要求满足关系式x <(k-10)/6.1。顶部绝缘膜中所含的选自稀土金属、Y、 Zr和Hf的金 属M必须满足关系式x<(k-10)/6.1。
例如，在金属M为La元素的情况下，因为复合氧化物La203 的介电常数k为27而在SK)2组分处于固溶度极限的情况下的Si/La 的数量比x为0.93，所以通过代入1^203的介电常数和Si/La的数量 比x-0.93能够将关系式x<Si/M<(k-10)/6.1转换为关系式0.93 < Si/La《2.78。
在金属M为Zr元素的情况下，因为复合氧化物ZrOz的介电常 数k为25而在Si02组分处于固溶度极限的情况下的Si/Zr的数量比x 为1，所以通过代入Zr02的介电常数和Si/Zr的数量比x = 1能够将 关系式x<Si/M<(k-10)/6.1转换为关系式"Si/Zr".459。在金属 M为Hf元素的情况下，因为复合氧化物Hf02的介电常数k为25而 在SK)2组分处于固溶度极限的情况下的Si/Hf的数量比x为1,所以 通过代入Hf02的介电常数和Si/Hf的数量比x = 1能够将关系式x< Si/M<(k-10)/6.1转换为关系式1< Si/Hf《2.459。
<A1元素与M元素的数量比Al/M械z没置为大于等于在由于Al 元素而抑制了氧化物MO的结晶的情况下的数量比Al/M并且被设置 为小于等于在由于M元素而抑制了 A1203的结晶的情况下的数量比 Al/M (第四要求)>
要求Al元素与M元素的数量比Al/M被设置为使得能够抑制氧 化物MO和Al203的结晶的数量比Al/M。这源自如下原因如果某些结晶相被形成在顶部绝缘膜中，则某些导电通路被形成在晶界处使 得降低了顶部绝缘膜的绝缘性并且可能产生 一些漏电流。
此外，在通过用热处理使SK)2层与MAIO复合层混合来形成 MAlSiO氧化物层的情况下，在热处理下氧化物MO和八1203的结晶 使得Si()2层与MAIO复合层之间的反应不均勻并且使得难于形成均 匀的MAlSiO氧化物层。
因为晶体由多个交替排列的晶胞构成，所以本质上不构成晶体的 异种元素干扰晶胞的交替排列并且干扰晶体的生长。因此，Al元素作 为对于MO氧化物的异种元素而M元素作为对于入1203的异种元素 从而抑制MO氧化物和Al203的结晶。为了有效地且有效率地抑制结 晶，期望对于八个晶胞设置一个或多个异种元素。在此情况下，因为 平均起来对于相邻的晶胞设置一个或多个异种元素，所以由于MO氧 化物和A1203不能表现出平移对称，而能够有效地且有效率地抑制 MO氧化物和A1203的结晶。
下文中将描述金属M为La元素的实施例。Al元素为对于La203 组分的异种元素。因为在1^203组分的晶胞中含有两个La原子，所 以在八个晶胞中含有16个La原子。为了平均起来对于1^203组分的 相邻晶胞设置一个或多个Al原子，因此，要求数量比Al/La满足关 系式1/16《Al/La。结果，能够抑制La203组分的结晶。
La原子为对于八1203组分的异种原子。因为在cc-Al203组分的 晶胞中含有12个Al原子，所以在八个晶胞中含有96个Al原子。为 了平均起来对于入1203组分的相邻晶胞设置一个或多个La原子，因 此，要求数量比La/Al满足关系式l/96<La/Al,并因此使得数量比 Al/La满足关系式Al/La<96。结果，能够抑制入1203组分的结晶。
因此，为了抑制La203结晶和A1203结晶，期望满足关系式0.0625 < Al/La < 96。
图2是示出了氧化物MO (M=Y、 Pr、 Zr、 Nd、 Sm、 Gd、 Hf) 的每个晶胞中的M原子的数量以及A1/M数量比的下限值和上限值的 图。(第二半导体器件) 第二半导体器件包括半导体衬底、由被顺序形成在半导体衬底上 的栅极绝缘膜和栅电极构成的叠层结构、覆盖叠层结构的侧面的侧壁 以及被形成在栅极绝缘膜的两侧处的所述半导体衬底的表面处的掺 杂层。
在第二半导体器件中，要求栅极绝缘膜由包含以下元素的氧化物
构成选自稀土金属、Y、 Zr和Hf中的至少一种金属M; Al;和Si (第一要求)。此外，要求Si的数量与M的数量的数量比Si/M被设 置为大于等于在由金属M和A1元素构成的复合氧化物中的SK)2处于 固溶度极限的情况下的数量比Si/M (第二要求)、并且被设置为小于 等于在栅极绝缘膜的介电常数等于八1203的介电常数的情况下的数量 比Si/M (第三要求)。而且，要求Al元素与M元素的数量比Al/M 被设置为大于等于在由于Al元素而抑制了氧化物MO的结晶的情况 下的数量比Al/M并且被设置为小于等于在由于M元素而抑制了 八1203的结晶的情况下的数量比Al/M (第四要求)。在下文中将描述 第二要求到第四要求。
<栅极绝缘膜由包含以下元素的氧化物构成选自稀土金属、Y、 Zr和Hf中的至少一种金属M; Al;和Si(第一要求)〉
含有金属M的氧化物能够表现出较高的介电常数并且由于含有 Al元素还能表现出较高的结晶温度，从而第一要求是对于栅极绝缘膜 的前提条件。
图3是LaAlSiO膜的截面TEM图象。LaAlSiO膜净皮如下构成 首先，在通过热氧化构成的具有5 nm膜厚的SK)2上形成LaAlO膜， 并且在N2气氛下在卯0。C下热处理该LaAlO膜30秒钟。在该情况下， La、 Al和Si的比例被设置为La:Al:Si- 1:1:1.2。如从图3清楚可见 的，在卯0。C的热处理之后LaAlSiO保持为均匀的非晶态。
图4是示出了 LaAlSiO膜的C-V(电容-电压)性能的图。图5 是示出了在LaAlSiO膜的有效氧化物厚度(EOT)的情况下漏电流密 度-电场的图。如从图4清楚可见的，因为C-V性能曲线急剧上升，所以表明LaAlSiO膜仅含有小量的界面态。LaAlSiO膜的介电常数(对 于真空条件的相对介电常数)为12.4，其从截面TEM图象中的物理 厚度导出。如从图5清楚可见的，在10 MV/cm的有效氧化物厚度 (EOT)的情况下的电场下的漏电流密度小于等于在相同情况下的 Si02组分的漏电流密度的1/1000，使得LaAlSiO膜的漏电性能在良好 状况下。
<Si元素与M元素的数量比Si/M被设置为大于等于在由金属M 和Al元素构成的复合氧化物中在Si02组分处于固溶度极限的情况下 的数量比Si/M (第二要求)>
在第二半导体器件的栅极绝缘膜中，要求Si元素与M元素的数 量比Si/M被设置为大于等于在由金属M和Al元素构成的复合氧化 物中的Si02组分处于固溶度极限的情况下的数量比Si/M，这基于与 在第一半导体器件中相同的原因。也就是说，在第二半导体器件的侧 壁由SK)2构成的情况下，特别地，即使栅电极由多晶硅构成并且被热 处理以用于杂质激活，也能够抑制栅极绝缘膜与侧壁之间的反应。
也就是说，因为栅极绝缘膜已经含有具有其固溶度极限的比值或
更多的Si02组分，所以侧壁中的Si02组分不能被穿透到栅极绝缘膜
中，即使它被热处理。因此，能够抑制栅极绝缘膜与侧壁之间的反应 从而不会降低第二半导体存储器件的性能。
在侧壁由SiON或SiN构成的情况下，从侧壁分离的Si()2组分 不能被穿透到栅极绝缘膜中，使得能够抑制栅极绝缘膜与侧壁之间的 反应从而不会降低第二半导体存储器件的性能。
图6是由顺序形成在Si衬底上的SiO;j层、SiON层、LaAlSiO 层和Si()2层构成的叠层结构在N2气氛下在950。C下热处理10分钟之 前和之后的截面TEM图象。在该情况下，因为位于LaAlSiO层下方 的SiON层的厚度没有改变，所以表明SiON层不与LaAlSiO层反应。 此外，因为通过用氮元素取代SiON层的全部氧元素来构成SiN层所 以能够容易地认为SiN层不与LaAlSiO层反应。
在第二半导体器件为CMOS晶体管等的情况下，能够避免如在硅衬底的表面处形成Si02中间层这样的缺点。因此，能够减少由Si02 中间层所引起的界面态的数量使得不降低晶体管的性能。
金属M可以以与第一半导体器件相同的方式而被设置为La元 素。因此，在该情况下，能够如上所述地说明金属M为La元素的实 施例。
<Si与金属M的数量比Si/M被设置为小于等于在栅极绝缘膜的 介电常数等于入1203的介电常数的情况下的数量比Si/M (第三要求) >
如上所述，栅极绝缘膜由包含以下元素的氧化物构成选自稀土 金属、Y、 Zr和Hf中的至少一种金属M; Al;和Si。在此情况下， 如果改变了栅极绝缘膜的元素含量比，则也改变了栅极绝缘膜的介电 常数。在这里，要求栅极绝缘膜的元素含量比被设置为指定值使得栅 极绝缘膜的介电常数不被减小到指定值以下，并因此使得栅极绝缘膜 能保持期望的高介电常数。鉴于这点，市场上可买到的作为具有高介 电常数的绝缘膜的AU03膜被用作基准，并且栅极绝缘膜的指定介电 常数被设置为大于等于Ah03膜的介电常数。
在栅极绝缘膜由MAlSiO組分表示的情况下，要求满足关系式 Si/M<(k-10)/6.1使得MAlSiO组分的介电常数能够被设置为大于等 于入1203膜的介电常数。如上所述，使用在MAIO组分中的SiOz组分 处于固溶度极限的情况下的Si/M的数量比"x"，数量比Si/M的下 限值能够由关系式x《Si/M来表示。结果，满足了第二要求和第三要 求的数量比Si/M能够由关系式x < Si/M < (k-10)/6.1表示。
金属M可以以与第一半导体器件相同的方式而被设置为La元 素、Zr元素或Hf元素。因此，在该情况下，能够如上所述地说明金 属M为La元素、Zr元素或Hf元素的实施例。
<A1元素与M元素的数量比Al/M纟皮设置为大于等于在由于Al 元素而抑制了氧化物MO的结晶的情况下的数量比Al/M并且被设置 为小于等于在由于M元素而抑制了 A1203的结晶的情况下的数量比 Al/M (第四要求)>同样要求A1元素与M元素的数量比Al/M被设置为使得能够抑 制氧化物MO和入1203的结晶的数量比Al/M。这源自以下原因如 果某些结晶相被形成在栅极绝缘膜中，则由于来自结晶相的晶粒边界 而降低了栅极绝缘膜的绝缘性和平坦度从而降低了半导体器件的性 能。
具体地，Al元素为对于MO组分的异种元素而M元素为对于 A1203组分的异种元素。为了有效地且有效率地抑制氧化物MO和 Al;t03的结晶，期望对于八个晶胞设置一个或多个异种元素。在此情 况下，因为平均起来对于相邻的晶胞设置一个或多个异种元素，所以 由于MO氧化物和A1203不能表现出平移对称，因而能够有效地且有 效率地抑制MO氧化物和A1203的结晶。
金属M可以以与第一半导体器件相同的方式而被设置为La元 素。因此，在该情况下，能够如上所述地说明金属M为La元素的实 施例。
(LaAlSiO顶部绝缘膜和4册极绝缘膜)
接下来，将详细描述在顶部绝缘膜和栅极绝缘膜含有LaAlSiO 组分时的第一半导体器件和第二半导体器件。基本上，含有La元素 的氧化物能够表现出高介电常数，并且如果该氧化物含有Al元素则 也能表现出高结晶温度。如上所述，只有当LaAlSiO组分含有在比例 为其固溶度极限的Si元素(Si02组分)时，LaAlSiO组分才能不与 侧壁的Si02组分、SiON组分或SiN组分反应。
在顶部绝缘膜和栅极绝缘膜由LaAlSiO组分构成的情况下，当 满足关系式La:Al:Si-l:l:l时顶部绝缘膜和栅极绝缘膜含有LaAlSiOs 结晶相。在该情况下，因为由于LaAlSiOs结晶相而降低了顶部绝缘 膜和栅极绝缘膜的漏电性能，所以期望抑制LaAlSiOs结晶相的形成。
顶部绝缘膜和栅极绝缘膜是否含有LaAISi05结晶相(即， LaAlSi05结晶相是否被形成在顶部绝缘膜和栅极绝缘膜中)取决于具 有LaAlSiO組分的氧化物的La元素、Al元素和Si元素的组分比例， 特别取决于Si元素与La和Al元素的组分比例。因此，在该情况下，要求比例Si/(La+Al)被设置为使得LaAlSi05结晶相不被形成在顶部 绝缘膜和栅极绝缘膜中，以便使用LaAlSiO作为顶部绝缘膜和/或栅 极绝缘膜。
如上所述，参考图3，当满足数量比La:Al:Si-1:1:1.2的关系式 时，LaAlSiO膜变为非晶的，因此通过增大Si元素的比例能够抑制 LaAlSi05结晶相的形成。
在满足数量比La:Al:Si = 1:1:1.2的关系式的情况下，如图3所 示，LaAlSiO膜不含有LaAlSiOs结晶相，所以对于La元素的数量比 为l且Al元素的数量比为1的情况，Si元素的数量比被设置为大于 等于1.2。结果，要求满足比例Si/(La+Al)>0.6的关系式。
LaAlSiO氧化物的介电常数被设置为大于等于作为基准的A1203 组分的介电常数。因为LaAlSiO组分的介电常数能够由(Lax27+Al x 10+Si x 3.9)/(La+Al+Si)来表示，所以要求满足关系式(La x 27+A1 xlO+Six3.9)/(La+Al+Si)>10。因此，要求满足关系式Si/(La+Al) < 2.78。
因为如图3所示的非晶的LaAlSiO氧化物的介电常数为12.4, 所以对于非晶的LaAlSiO氧化物满足上述关系式Si/(La+Al)<2.78。 在这里，期望在LaAlSiO氧化物为非晶的情况下LaAlSiO氧化物的 介电常数变得更高。具体地，期望LaAlSiO氧化物的介电常数接近 1^203的介电常数27。然而，因为LaAlSiO氧化物必须含有Si元素 使得其为非晶的，所以LaAlSiO氧化物的介电常数变得低于La203 的介电常数27。
(第一半导体器件的具体实施例)
图7是示出了作为第一半导体器件的实施例的NAND型闪速存 储器的截面图。图7沿着其沟道方向示出了 NAND型闪速存储器。
如图7所示，在该实施例中的NAND型闪速存储器IO被配置为 使得隧道绝缘膜12、电荷存储层13、顶部绝缘膜14和控制栅电极15 被顺序形成在硅衬底11上。然后，侧壁16被形成从而覆盖由隧道绝 缘膜12到控制栅电极15构成的叠层结构的侧面，并且掺杂层IIA被形成在隧道绝缘膜12的两侧处的硅衬底11的表面处。
隧道绝缘膜12可以由通过热氧化硅衬底11而形成的厚度为2-6 nm的SK)2膜构成。电荷存储层13可以由通过例如CVD法的传统技 术而形成的厚度为1-10 nm的SiN膜构成。控制栅电极15可以由多 晶硅膜或者例如氮化钛膜和氮化钽膜的导电氮化物膜构成。侧壁16 可以由Si()2构成。
顶部绝缘膜14是如上所述那样的顶部绝缘膜，并因此由包含以 下元素的氧化物构成选自稀土金属、Y、 Zr和Hf中的至少一种金 属M; Al;和Si。因此，即使在闪速存储器10的制造工艺中对顶部 绝缘膜14进行预定的热处理，顶部绝缘膜14也不与側壁16反应。 因此，不会降低闪速存储器的性能。
电荷存储层13可以被配置为在其阵列中含有微晶结构的点状 (dotted)电荷存储层。微晶结构由Si、 Ti、 Hf、 Ge或者其氧化物、 氮化物或氧氮化物中的至少 一种构成。可以提供浮栅来代替电荷存储 层13从而形成浮栅型闪速存储器。浮栅由多晶硅构成。
接下来，将描述图7中所示的NAND型闪速存储器的制造方法。 图8到图13涉及NAND型闪速存储器10的制造步骤。
首先，如图8所示，隧道绝缘膜12和电荷存储层13被顺序形成 在硅衬底ll上。如上所述，能够通过热氧化硅衬底11来形成隧道绝 缘膜12,并且能够通过例如CVD法的传统技术来形成电荷存储层13。
接下来，如图9所示，在电荷存储层13上形成选自以下层中的 至少两个层SK)2层；含有选自稀土金属、Y、 Zr和Hf中的至少一 种金属M的氧化物层；AM33层；以及金属M和Al的复合氧化物层。 在该实施例中，顺序形成Si()2层141和MAIO复合氧化物层142。可 以通过例如ALD (原子层淀积)、CVD、热淀积、电子束淀积或溅 射的传统技术来形成Si02层141和MAIO复合氧化物层142。在如在 该实施例中一样的电荷存储层13由SiN或SiON构成的情况下，能够 通过电荷存储层13的表面的氧化来形成Si02层141。在该情况下， Si02层141含有氮元素，通过使Si02层141与MAIO复合氧化物层142混合而形成的顶部绝缘层14也含有氮元素并因此例如表现出 LaAlSiON組分。LaAlSiON組分的介电常数高于LaAlSiO组分的介 电常数。可以通过将金属M离子注入到入1203层中来形成MAIO复 合氧化物层142。
接下来，在900-1000。C的温度范围内在760 Torr (托)的氮气 氛下对这样得到的叠层结构进行30秒的热处理以便使SK)2层141与 MAIO复合层142混合，并因此形成由MAlSiO氧化物层构成的顶部 绝缘膜14 (图10 )。
用于形成顶部绝缘膜14的热处理可以在下文中要描述的控制栅 电极15的形成之后来进行。在该情况下，能够防止电荷存储层13的 氧化，因为外部的过量的氧成分不会进入电荷存储层13中。此外， 如果控制栅电极15由多晶硅构成，则能够进行热处理以作为用于控 制栅电极15的杂质激活的退火处理，从而能够减少用于闪速存储器 IO的制造步骤的数量。此外，可以在形成侧壁之前的任何阶段进行热 处理。例如，可以在下文中要描述的图形化步骤之后进行热处理。
接下来，如图11所示，控制栅电极15被形成在顶部绝缘膜14 上，并且如图12所示，光致抗蚀剂图形17被形成在控制栅电极15 上。然后，如图13所示，使用光致抗蚀剂图形17作为掩模通过反应 离子刻蚀，控制栅电极15、顶部绝缘膜14、电荷存储层13和隧道绝 缘层12被顺序刻蚀并且在堆叠方向上被划分，以便形成由被连续堆 叠的隧道绝缘膜12、电荷存储层13、顶部绝缘膜14和控制栅电极15 构成的叠层结构18。
接下来，在叠层结构18的两侧处由Si02形成侧壁16，并且使用 叠层结构18和侧壁16作为掩模进行离子注入以形成掺杂层11A,并 由此形成如图7所示的NAND型闪速存储器10。在磷加速电压被设 置为40 keV且磷剂量被设置为2 x 1015 cnT2的情况下进行掺杂(离子 注入)。
(第二半导体器件的具体实施例)
图14是示出了作为第二半导体器件的实施例的场效应晶体管的截面图。
如图14所示，在该实施例中的场效应晶体管20被配置为使得栅 极绝缘膜22和栅电极23被形成在硅村底21上。然后，侧壁24由例 如SiN形成从而覆盖由栅极绝缘膜22和栅电极23构成的叠层结构的 侧面。然后，在硅衬底21中由例如SK)2形成元件分离绝缘膜25。然 后，掺杂层21A被形成在栅极绝缘膜22的两侧处的硅村底21的表面 处。
布线层27经过由例如SK)2构成的层间绝缘膜26与栅电极23电 连接，并且布线层28也经过层间绝缘膜26与硅衬底21的掺杂层21A 电连接。布线层27作为栅极布线层，而布线层28作为信号布线层。
栅极绝缘膜22是如上所述那样的栅极绝缘膜，并因此由包含以 下元素的氧化物构成选自稀土金属、Y、 Zr和Hf中的至少一种金 属M; Al;和Si。因此，即使在场效应晶体管20的制造工艺中对栅 极绝缘膜22进行预定的热处理，栅极绝缘膜22也不能与由SiN构成 的侧壁24反应。此外，栅极绝缘膜22不包括在硅衬底21的表面处 形成的Si02中间层。因此，能够减少由Si02中间层所引起的界面态 的数量，从而使得不降低晶体管的性能。
栅电极23由以下材料构成多晶硅；例如氮化钛和氮化钽的导 电氮化物；或者例如硅化钛、硅化钴、硅化镍、硅化铂、硅化钯、硅 化铒、硅化镱、硅化钌、硅化钐、硅化锶、硅化钇和硅化镧的金属性 硅化物。可替代地，栅电极23可以由上面列出的两种以上的硅化物、 也就是三元或更多元的珪化物构成。布线层27和28可以由例如Au、 Pt、 Al、 Cu的导电材料构成。
接下来，将描述图14中所示的场效应晶体管20的制造方法。图 15到图21涉及场效应晶体管20的制造步骤。
首先，如图15所示，对硅村底21进行反应离子刻蚀以形成用于 元件分离的沟槽，接着，通过CVD将Si02等埋入沟槽以形成元件分 离绝缘膜25。接下来，对硅衬底21进行热氧化以在硅衬底21的表面 处形成Si02膜(未示出)。该未示出的Si02膜可以通过CVD (替代热氧化)来直接形成。
接下来，如图16所示，隔着热氧化形成的Si()2膜在硅衬底21 上形成选自以下层中的至少两个层SiCh层；含有选自稀土金属、Y、 Zr和Hf中的至少一种金属M的氧化物层；八1203层；以及金属M和 Al的复合氧化物层。在该实施例中，顺序形成Si02层221和MAIO 复合氧化物层222。可以通过例如ALD (原子层淀积)、CVD、热淀 积、电子束淀积或溅射的传统技术来形成Si()2层221和MAIO复合 氧化物层222。此外，可以通过将金属M离子注入到入1203层中来形 成MAIO复合氧化物层222。
接下来，在900-1000。C的温度范围内在760 Torr的氮气氛下对 这样得到的叠层结构进行30秒的热处理以便使Si()2层221与MAIO 复合氧化物层222混合，并因此形成由MAlSiO氧化物层构成的4册极 绝纟彖膜22。
用于形成栅极绝缘膜22的热处理可以在下文中要描述的栅电极 23的形成之后来进行。在该情况下，能够防止硅村底21的氧化而不 会在其表面处形成低介电常数层，因为外部的过量的氧成分不会进入 硅衬底21中。此外，如果栅电极23由多晶硅构成，则能够进行热处 理以作为用于栅电极23的杂质激活的退火处理，从而能够减少用于 场效应晶体管20的制造步骤的数量。可以在形成侧壁之前的任何一 级进行热处理。例如，可以在下文中要描述的图形化步骤之后进行热 处理。
接下来，栅电极层被形成在栅极绝缘膜22上，并且被图形化以 形成由顺序形成在硅衬底21上的栅极绝缘膜22和栅电极23构成的 叠层结构29。
接下来，如图19所示，通过CVD形成SiN膜以便通过反应离 子刻蚀在叠层结构29的两侧形成侧壁24。然后，使用叠层结构29和 侧壁24作为掩模进行离子注入以在栅极绝缘膜22的两侧处形成掺杂 层21A,如图20所示。
接下来，如图21所示，层间绝缘膜26由SK)2形成从而覆盖叠层结构29和側壁24。然后，在层间绝缘膜26的顶部形成开口并且布 线层27和28被形成以便埋入该开口 ，由此构成如图14所示的场效 应晶体管20。
虽然参考上面实例详细描述了本发明，但是本发明不限于上面的 公开并且在不脱离本发明范围的情况下可以进行各种变化和修改。
例如，如上所述的叠层结构并不总是要求被形成在硅衬底上，而 是可以被形成在硅村底的阱结构上。而且，叠层结构可以被形成在例 如SiGe衬底、Ge衬底或SiGeC衬底的别的衬底上。此外，叠层结构 可以被形成在SiGe村底、Ge村底或SiGeC衬底的阱结构上。另夕卜， 叠层结构可以被形成在具有绝缘膜上半导体膜的SOI (绝缘体上硅) 衬底、GOI (绝缘体上锗)村底或SGOT (绝缘体上硅-锗)衬底上， 或者在上面列出的衬底的阱结构上。
在实施例中，沟道结构被配置为平的，但是本发明能够自然地被 应用于以鳍形结构为代表的三维沟道结构。并且，元件布置并不总是 要求是平面的，而可以被设置为叠层布置或纵向布置。
在实施例中，具体描述了 NAND型闪速存储器，但是本发明能 够被应用于其它类型的闪速存储器，例如NOR型闪速存储器、AND 型闪速存储器或者DINOR型闪速存储器。同样，本发明能够被应用 于其中一个存储器被两个选择晶体管夹在中间的3Tr-NAND型闪速 存储器。
在实施例中，具体描述了含有金属M、 Si、 Al和O的四元氧化 物，但是本发明可以^使用含有除金属M、 Si、 Al和O以外的别的元 素的五元或更多元的氧化物。四元氧化物的氧元素可以用氮元素部分 地或全部地取代。
权利要求
1. 一种半导体器件，包含半导体衬底；叠层结构，包括被顺序形成在所述半导体衬底上的隧道绝缘膜、电荷存储层、顶部绝缘膜和控制栅电极；侧壁，被形成为分别覆盖所述叠层结构的侧面；以及掺杂层，被形成在所述隧道绝缘膜的两侧的所述半导体衬底的表面处，其中所述侧壁由从SiO2、SiN和SiON中选择的至少一个构成，其中所述顶部绝缘膜由包括以下元素的氧化物构成Al；Si；和选自稀土金属、Y、Zr和Hf中的至少一种金属元素M，使得所述顶部绝缘膜的Si元素与所述金属元素M的数量比Si/M被设置为不小于在包括金属元素M和Al的复合氧化物中的SiO2组分处于固溶度极限的情况下的数量比Si/M、并且被设置为不大于在所述顶部绝缘膜的介电常数等于Al2O3的介电常数的情况下的数量比Si/M，并且使得所述顶部绝缘膜的Al元素与所述金属元素M的数量比Al/M被设置为不小于在由于所述Al元素而抑制了所述金属元素M的氧化物的结晶的情况下的数量比Al/M、并且被设置为不大于在由于所述金属元素M而抑制了所述Al2O3的结晶的情况下的数量比Al/M。
2. 如权利要求l所述的半导体器件，其中所述金属元素M是作为所述稀土金属的La元素， 其中所述顶部绝缘膜的所述Si元素与所述La元素和所述Al元素 的数量比Si/(La+Al)被设置为不小于使得LaAlSiOs结晶相不能被形成 的数量比Si/(La+Al)并且被设置为不大于在所述顶部绝缘膜的所述介 电常数等于所述削203的所述介电常数时的数量比。
3. 如权利要求2所述的半导体器件，其中在所述顶部绝缘膜中所述La元素、所述Al元素和所述Si元素 的数量比被设置为使得所述顶部绝缘膜的所述介电常数被设置为大于等于12.4且小于27。
4. 一种半导体器件，包含 半导体衬底；叠层结构，包括被顺序形成在所述半导体衬底上的栅极绝缘膜和 栅电极；侧壁，被形成为分别覆盖所述叠层结构的侧面；以及 掺杂层，被形成在所迷栅极绝缘膜的两侧的所述半导体衬底的表面处，其中所述侧壁由从Si02 、 SiN和SiON中选择的至少 一个构成， 其中所述栅极绝缘膜由包括以下元素的氧化物构成Al; Si;和 选自稀土金属、Y、 Zr和Hf中的至少一种金属元素M,使得所述栅极 绝缘膜的Si元素与所述金属元素M的数量比Si/M被设置为不小于在包 括金属元素M和A1的复合氧化物中的Si02组分处于固溶度极限的情况 下的数量比Si/M、并且被设置为不大于在所述栅极绝缘膜的介电常数 等于A1203的介电常数的情况下的数量比Si/M ，并且使得所述栅极绝 缘膜的A1元素与所述金属元素M的数量比A1/M被设置为不小于在由 于所述A1元素而抑制了所述金属元素M的氧化物的结晶的情况下的 数量比A1/M、并且被设置为不大于在由于所述金属元素M而抑制了所 述八1203的结晶的情况下的数量比Al/M。
5. 如权利要求4所述的半导体器件， 其中所述金属元素M是La元素，其中所述栅极绝缘膜的所述Si元素与所述La元素和所述Al元素 的数量比Si/(La+Al)被设置为不小于使得LaAlSiOs结晶相不能被形成 的数量比Si/(La+Al)、并且被设置为不大于在所述栅极绝缘膜的所述介电常数等于所述Al203的所述介电常数时的数量比。
6. 如权利要求5所述的半导体器件，其中在所述栅极绝缘膜中所述La元素、所述AI元素和所述Si元素 的数量比被设置为使得所述栅极绝缘膜的所述介电常数被设置为大 于等于12.4且小于27。
7. —种用于制造半导体器件的方法，包含以下步骤 在半导体衬底上形成隧道绝缘膜和电荷存储层；在所述电荷存储层上形成选自以下层中的至少两个层Si()2层； 选自稀土金属、Y、 Zr和Hf的至少一种金属元素M的氧化物；A1203 层；和包括金属元素M和A1的复合氧化物层，并且对所述至少两个层 进行热处理使得其通过热扩散而彼此混合，由此形成顶部绝缘膜使得 所述顶部绝缘膜的Si元素与所述金属元素M的数量比Si/M被设置为不 小于在包括金属元素M和Al的复合氧化物中的Si02组分处于固溶度极 限的情况下的数量比Si/M、并且被设置为不大于在所述顶部绝缘膜的 介电常数等于Al203的介电常数的情况下的数量比Si/M,并且使得所 述顶部绝缘膜的A1元素与所述金属元素M的数量比A1/M被设置为不 小于在由于所述A1元素而抑制了所述金属元素M的氧化物的结晶的 情况下的数量比A1/M、并且被设置为不大于在由于所述金属元素M而 抑制了所述A1203的结晶的情况下的数量比Al/M;在所述顶部绝缘膜上形成控制栅电极；在其堆叠方向上刻蚀所述隧道绝缘膜、所述电荷存储层、所述顶 部绝缘膜和所述控制栅电极，由此形成包括所述隧道绝缘膜、所述电 荷存储层、所述顶部绝缘膜和所述控制栅电极的叠层结构；形成选自Si02、 SiN和SiON中的至少一个的侧壁从而覆盖所述叠 层结构的侧面；以及使用所述叠层结构和所述侧壁作为掩模对所述半导体衬底进行 离子注入以在所述隧道绝缘膜的两侧的所述半导体衬底的所述表面 处形成掺杂层。
8. 如权利要求7所述的方法， 其中所述金属元素M是La元素，其中所述顶部绝缘膜的所述Si元素与所述La元素和所述Al元素 的数量比Si/(La+Al)被设置为不小于使得LaAlSiOs结晶相不能被形成 的数量比Si/(La+Al)并且被设置为不大于在所述顶部绝缘膜的所述介 电常数等于所述A!203的所述介电常数时的数量比。
9. 如权利要求8所述的方法，其中在所述顶部绝缘膜中所述La元素、所述Al元素和所述Si元素 的数量比被设置为使得所述顶部绝缘膜的所述介电常数被设置为大 于等于12.4且小于27。
10. —种用于制造半导体器件的方法，包含以下步骤 在半导体衬底上形成选自以下层中的至少两个层Si02层；选自稀土金属、Y、 Zr和Hf的至少一种金属元素M的氧化物；厶1203层；和 包括金属元素M和A1的复合氧化物层，并且对所述至少两个层进行热 处理使得其通过热扩散而彼此混合，由此形成栅极绝缘膜使得所述栅 极绝缘膜的Si元素与所述金属元素M的数量比Si/M被设置为不小于在 包括金属元素M和A1的复合氧化物中的SK)2组分处于固溶度极限的情 况下的数量比Si/M、并且被设置为不大于在所述栅极绝缘膜的介电常 数等于A1203的介电常数的情况下的数量比Si/M ，并且使得所述栅极 绝缘膜的A1元素与所述金属元素M的数量比A1/M被设置为不小于在 由于所述A1元素而抑制了所述金属元素M的氧化物的结晶的情况下 的数量比A1/M、并且被设置为不大于在由于所述金属元素M而抑制了 所述A1203的结晶的情况下的数量比Al/M; 在所述栅极绝缘膜上形成栅电极；在其堆叠方向上刻蚀所述栅极绝缘膜和所述栅电极，由此形成包 括所述栅极绝缘膜和所述栅电极的叠层结构；形成选自Si02、 SiN和SiON中的至少一个的侧壁从而覆盖所述叠 层结构的侧面；以及使用所述叠层结构和所述侧壁作为掩模对所述半导体衬底进行 离子注入以在所述栅极绝缘膜的两侧的所述半导体衬底的所述表面 处形成掺杂层。
11. 如纟又利要求10所述的方法，其中所述金属元素M为La元素，其中所述栅极绝缘膜的所述Si 元素与所述La元素和所述Al元素的数量比Si/(La+Al)被设置为不小于 使得LaAlSiOs结晶相不能被形成的数量比Si/(La+Al)、并且被设置为不大于在所述栅极绝缘膜的所述介电常数等于所述入1203的所述介电 常数时的数量比。
12.如权利要求ll所述的方法，其中在所述栅极绝缘膜中所述La 元素、所述Al元素和所述Si元素的数量比被设置为使得所述栅极绝缘 膜的所述介电常数被设置为大于等于12.4且小于27。
全文摘要
本发明涉及半导体器件以及用于制造半导体器件的方法。在半导体器件中，侧壁由SiO₂、SiN或SiON构成，并且顶部绝缘膜或栅极绝缘膜由包括Al、Si和金属元素M的氧化物构成，使得数量比Si/M被设置为不小于在包括金属元素M和Al的复合氧化物中的SiO₂组分处于固溶度极限的情况下的数量比Si/M、并且被设置为不大于在介电常数等于Al₂O₃的介电常数的情况下的数量比Si/M，并且使得数量比Al/M被设置为不小于在由于Al元素而抑制了所述金属元素M的氧化物的结晶的情况下的数量比Al/M、并且被设置为不大于在由于金属元素M而抑制了Al₂O₃的结晶的情况下的数量比Al/M。
文档编号H01L29/792GK101546783SQ200910130660
公开日2009年9月30日 申请日期2009年3月27日 优先权日2008年3月28日
发明者井野恒洋, 新宫昌生, 村冈浩一, 菊地祥子, 高岛章 申请人:株式会社东芝