专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，特别是，涉及高耐压晶体管 的半导体装置及其制造方法。
背景技术：
以往，已知一种采用了 LOCOS (硅的局部氧化)偏置法的高耐压 MOS晶体管。下面，参照图9A 9E说明这种高耐压MOS晶体管的制 造方法。
如图9A所示，在N型硅基板21或形成N阱的硅基板21的表面上 热氧化形成焊盘氧化膜22，利用减压CVD法在焊盘氧化膜22上形成 氮化硅膜23。
然后，如图9B所示，利用蚀刻，经由规定的光刻工序等除去应该 在元件分离区域的部分氮化硅膜23以及形成偏置漏极区域的P型漂移 层的部分氮化硅膜23。然后，用光刻抗蚀膜(未图示)覆盖应该形成 偏置漏极区域的部分以外的部分，将该光刻抗蚀膜和氮化硅膜23作为 掩膜，离子注入P型杂质，形成构成偏置漏极区域的比较低浓度的P 型层24a。
然后，如图9C所示，将氮化硅膜23作为掩膜，进行热氧化以及热 扩散，在硅基板21的表面上形成膜厚为500nm左右的元件分离用的氧 化膜25，此外，还形成作为偏置漏极区域的P型漂移层24b。之后，蚀 刻除去氮化硅膜23等。
接下来，如图9D所示，将氧化膜25作为掩膜，向硅基板21中离 子注入用于阈值电压调整的N型杂质26，之后，在硅基板21的表面上 形成栅极氧化膜27。接着，用CVD法堆叠多晶硅膜，经由规定的光刻 工序等，形成由多晶硅膜构成的栅电极28。
接着，如图9E所示，将栅电极28、氧化膜25作为掩膜，通过杂
4质的离子注入，形成高浓度的P型源极层29和P型漏极层30。由此完
成了 P型漂移层24b和P型源极层29之间构成沟道区31的高耐压MOS 晶体管32。
在现有例的高耐压MOS晶体管32中，为了使与沟道区31相接的 P型漂移层24b侧端部中的电场强度缓和并提高漏极耐压的高可靠性， 必须降低作为偏置漏极区域的P型漂移层24b的杂质浓度并扩展耗尽 层。
另一方面，高耐压MOS晶体管的电流驱动能力必须很高，作为偏 置漏极区域的P型漂移层24b的杂质浓度必须高，电流通路的电阻必须 低。即，现有例的高耐压MOS晶体管32中，高耐压特性和高电流驱动 能力性存在平衡关系，要使两特性中任何一个最佳都是很困难的。
发明内容
因此，本发明的目的是对于高性能的高耐压晶体管的市场需求，提 供一种漏极耐压高、电流驱动能力高的高耐压晶体管。
本发明的半导体装置包括第一导电型的半导体层；在所述半导体 层的表面上形成的元件分离绝缘膜；与所述元件分离绝缘膜的一端相邻 并在所述半导体层的表面上形成的第一导电型主体层；与所述元件分离 绝缘膜的另一端相邻并在所述半导体层的表面上形成的第二导电型漏 极层；在所述主体层的表面上形成的第二导电型源极层；在所述主体层 上形成的栅极绝缘膜；从所述元件分离绝缘膜上经由所述栅极绝缘膜延 伸到所述主体层上的栅电极；和从所述漏极层的下方扩展到所述源极层 下部的所述主体层下方的所述半导体层中的漂移层。所述漂移层在所述 漏极层的正下方的深度比在所述元件分离绝缘膜的下方的深度浅，并且 从所述元件分离绝缘膜的下方起越接近所述主体层越变浅，并与所述主 体层的底部连接。
此外，本发明的半导体装置的制造方法包括在第一导电型半导体 层的表面选择性地导入第二导电型杂质的工序；通过选择氧化导入了所 述杂质的区域，形成元件分离绝缘膜，并且使所述杂质扩散，形成第二 导电型漂移层的工序；以所述元件分离绝缘膜为基准，形成与所述元件分离绝缘膜的一端相邻的第一导电型主体层的工序；在所述主体层上形
成栅极绝缘膜的工序；形成栅电极的工序，该栅电极从所述元件分离绝 缘膜上经由所述栅极绝缘膜延伸到所述主体层上；和在所述主体层的表 面上形成第二导电型源极层，并且形成与所述元件分离绝缘膜的另一端 相邻的第二导电型漏极层的工序。所述漂移层按照如下方式扩散从所
述漏极层的下方向所述源极层下部的所述主体层的下方的所述半导体 层中扩展，并且在所述漏极层的正下方的深度比在所述元件分离绝缘膜 的下方的深度浅，另外，从所述元件分离绝缘膜的下方起越接近所述主 体层越变浅。
图1是表示根据本发明实施方式的半导体装置的平面图。
图2是沿着图1的半导体装置的A-A线截取的剖面图。 图3是表示根据本发明的半导体装置及其制造方法的剖面图。 图4是表示根据本发明的半导体装置及其制造方法的剖面图。 图5是表示根据本发明的半导体装置及其制造方法的剖面图。 图6是表示根据本发明的半导体装置及其制造方法的剖面图。 图7是表示根据本发明的半导体装置及其制造方法的剖面图。 图8是表示根据本发明的半导体装置及其制造方法的剖面图。 图9A 9E是表示现有的半导体装置及其制造方法的剖面图。
具体实施例方式
下面参照
本发明的实施方式。尽管为了扩大沟道宽度，这 种高耐压MOS晶体管反复形成栅电极13、源极层17、和漏极层18， 但是图1中只表示了其一部分。下面，首先说明高耐压MOS晶体管的 结构的主要部件，然后详细说明其制造方法。
如图2所示，在P性半导体基板1的表面上形成N+型掩埋层2， 在N+型掩埋层2上形成N型外延层3。在N型外延层3的表面上形成 通过LOCOS形成的元件分离绝缘膜9，并与该元件分离绝缘膜9的一 端相邻，在N型外延层3的表面上形成N型主体层11。此外，与元件分离绝缘膜9的另一端相邻，在N型外延层3的表面上形成P +漏极层
18。在N型主体层11的表面上形成P +型源极层17。
在N型主体层11上，形成栅极绝缘膜12，并形成从元件分离绝缘 膜9上经由栅极绝缘膜12延伸到N型主体层11上的栅电极13。然后， 形成P型漂移层IO，该P型漂移层IO从漏极层18的下方，经由元件 分离绝缘膜9的下方，扩展到源极层17的下部的N型主体层11的下 方的N型外延层3中。该P型漂移层IO在漏极层18的正下方的深度 比在元件分离绝缘膜9的下方的深度浅。
这样，由于P型漂移层IO在所述宽范围内扩散，从N型主体层ll 直到漏极层18形成宽的电流通路，因此可以提高电流驱动能力。在漏 极层18的正下方的深度比在元件分离绝缘膜9的下方的深度浅也带来 了电流驱动能力的提高。
此外，P型漂移层IO在所述宽范围内扩散，并且在漏极层18的正 下方的深度比在元件分离绝缘膜9下方的深度浅，因此由P型漂移层 10和N型外延层3形成的PN结的结面积变大。其结果，漏极层18的 耗尽层很宽地扩展，使漏极层18的电场缓和，可以提高漏极耐压。
此外，在N型主体层11的表面上，形成N型沟道层14，在该N 型沟道层14上经栅极绝缘膜12配置栅电极13。即，栅电极13下面的 N型主体层11和N型沟道层14构成高耐压晶体管的沟道区域。
N型沟道层14的杂质浓度优选比N型主体层11的杂质浓度高。由 此，高耐压晶体管的阈值Vt可以由N型沟道层14的杂质浓度决定。
另一方面，P型漂移层10的端部从元件分离绝缘膜9的下方起越 接近N型主体层11越变浅，并延伸到N型主体层11的底部，通过源 极层17的下部的P型漂移层10和N型外延层3形成的PN结的结面积 增大，可以提高漏极耐压。因此，这部分的漏极耐压由P型漂移层10 和N型主体层11的接触部决定。此外，适当地设定N型主体层11的 杂质浓度，可以通过补偿P型漏极层的杂质浓度来提高漏极耐压。这种 情况下，由于高耐压晶体管的阈值Vt由N型沟道层14的杂质浓度决 定，因此即使将N型主体层11的杂质浓度设定为低，也不会影响阈值 Vt。即，根据所述结构，可以独立地控制漏极耐压和高耐压晶体管的阈值Vt。
此外，在本实施方式中，反复形成栅电极13、源极层17、漏极层
18以便构成图案，如果以源极层17或漏极层18为中心看，形成左右 对称的结构。因此，在漏极层18的下方，如果互相相邻的P型漂移层 10、 10重叠，则该重叠部分的杂质浓度变高。这种结构也有利于提高 电流驱动能力。
另一方面，在源极层17的下方，通过使互相相邻的P型漂移层10、 IO不相接的程度延伸到N型主体层11的底部，增大PN结的结面积， 可以提高漏极耐压。
下面，参照图3到图8说明所述高耐压晶体管的制造方法。首先， 如图3所示，准备P型半导体基板1 (例如P型硅单晶基板)，经过规 定的工序在其表面上形成N+型掩埋层2，通过外延法进一步在其表面 上形成规定厚度的N型外延层3。
之后，在N型外延层3的表面上形成薄焊盘用热氧化膜4，通过减 压CVD法进一步在其表面上能够形成氮化硅膜5。然后，通过规定的 光刻工序，在形成有下述的P型漂移层10和元件分离绝缘膜9的区域
上形成具有开口部的光刻抗蚀膜(未图示)。然后，利用干蚀刻等蚀刻 除去在P型漂移层等的形成预定区域上露出的氮化硅膜5等，之后，通
过规定的药液或老化除去光刻抗蚀膜。
接着，使用离子注入法，通过所述蚀刻向已开口的N型外延层3 内注入P型杂质，形成P型层8。这种情况下，离子注入之后，在高温 下进行推阱(drive-in)而构成的P型层8在N型外延层3的表面上优 选形成得比较浅，因此优选形成适当地控制了 P型杂质浓度的P型层8。 通过该工序，在P型层8之间形成后来形成源极层等的源极单元区域6 和后来形成漏极层的漏极单元区域7。
接着，如图4所示，将氮化硅膜5作为耐氧化掩膜，通过在1100° C 以上的高温下进行热氧化，形成由热氧化膜构成的元件分离绝缘膜9， 并且对P型层8进行推阱，形成作为P型深扩散层的P型漂移层10。 P 型漂移层10通过如图中所示先较深地扩散到源极单元区域6的内部， 再在漏极单元区域7内从漏极单元区域7的两侧扩散2个P型漂移层10，通过互相重叠，可以提高其重叠部分的P型杂质的浓度、减小该部
分的P型漂移层io的电阻。
接着，如图5所示，将元件分离绝缘膜9图案作为对准标记的基准， 通过规定的光刻工序形成在源极单元区域6中具有开口部的光刻抗蚀 膜(未图示)，用该光刻抗蚀膜作为掩膜，通过从该光刻抗蚀膜的开口
部向半导体层内离子注入N型杂质，形成N型主体层ll。 N型主体层 11是以元件分离绝缘膜9为基准形成的，因此与元件分离绝缘膜9同 时形成的P型漂移层IO的位置关系稳定，其再现性高。因此，由N型 主体层11的端部的P型漂移层IO决定的耐压特性的偏差减少了，可以 实现高的再现性。
然后，如图6所示，在包含N型主体层11上的半导体层的表面形 成栅极绝缘膜12。之后，在栅极绝缘膜12上用CVD等形成多晶硅膜， 通过规定的光刻工序等形成栅电极13。栅电极13在N型主体层11上 具有开口部，并从栅极绝缘膜12上延伸到元件分离绝缘膜9上。由于 这种情况下的对准标记的基准也成为元件分离绝缘膜9的图案，因此栅 电极13和N型主体层11的位置关系没有大的偏离，此外，假设即使 多少有点偏离，也不会影响后述的耐压和阈值电压。
接下来，如图7所示，通过规定的光刻工序形成源极单元区域6中 具有开口部的光刻抗蚀膜15。之后，相对于露出的N型主体层11，以 相对于垂直方向呈30度左右的角度，将栅电极13作为掩膜，向该N 型主体层11的表面离子注入N型杂质。这种情况下，多次旋转P型半 导体基板l，并进行自对准，从而进行离子注入，在N型主体层11的 内侧，形成比N主体层11浓度高的N型沟道层14。通过离子注入后 的低温退火，使N型沟道层14进入左右两侧的栅电极13下面的与栅 极氧化膜12的界面中。与N型沟道层14的端部的栅极绝缘膜12接触 的表面部的位置是旋转P型半导体基板1的相同条件下进行离子注入形 成的，因此能形成如图7所示的左右对称的所希望的N型沟道层14。
因此，即使在N型沟道层14的外侧的N型主体层11的表面浓度 相当低的情况下，也不需要担心左右哪个的沟道长度变短，在左右任何 一个的沟道都不会发生短沟道效应。另外，在本发明的实施方式中，P型半导体基板l以90度连续旋转4次，形成N型沟道层14。此外，即 使N型沟道层14的端部、N型主体层11的端部分别与栅极绝缘膜12 相接触的部分之间的距离左右不同的情况下，耐压也由与N型主体层 ll端部相接的P型漂移层IO决定，因此不存在阈值Vt由比N型主体 层11的杂质浓度高的N型沟道层14决定的大问题。
接着，如图8所示，用CVD法形成覆盖半导体层的整个表面的氧 化膜(未图示)，通过规定的RIE (Reactive Ion Etching)进行蚀刻， 在栅电极13的侧壁上形成由氧化膜构成的侧壁16。然后，通过规定的 光刻工序形成源极单元区域6和漏极层18等中具有开口部的光刻抗蚀 膜(未图示)。然后，用栅电极13、侧壁16做掩膜，离子注入高剂量 的P型杂质形成P +型源极层17，此外，同时用所述的光刻抗蚀膜(未 图示)作为掩膜，离子注入高剂量的P型杂质形成P+型漏极层18。
这种情况下，如果将元件分离绝缘膜9作为掩膜，通过自对准形成 漏极层18，可以进一步实现微小的图案。而且，源极层17是用侧壁16 做掩膜以自对准方式形成的，因此在与N型沟道层14的位置关系大致 固定的N型沟道层14表面上形成的沟道长度也大致固定。
最后，如图2所示，形成覆盖半导体整个表面的层间绝缘膜19， 然后，经规定的光刻工序等相对于漏极层18、源极层17、以及未图示 的栅电极13形成接触孔20，通过形成由未图示的铝构成的布线电极等， 完成了所希望的半导体装置。
从图2中可知，P型漂移层10以元件分离绝缘膜9的形成位置为 中心广泛地扩散， 一直扩散到N型主体层11下部，由于扩散到元件分 离绝缘膜9下部的最深处，因此从N型主体层11直到漏极层18形成 宽的电流通路。此外，本发明的实施方式中，漏极层18配置在比源极 层17更靠近元件分离绝缘膜9的位置上，因此在漏极层18的下部，P 型漂移层10、 10从该漏极层的两侧扩散，由于该部分的杂质浓度高， 因此该部分的电阻降低。这样，由于作为电流集中的终端部的漏极层 18下部的杂质浓度变为高浓度，因此终端部效果也存在，通过降低从 源极层17直到漏极层18的电流通路的电阻，从而提高了电流驱动能力。
此外，即使与漏极耐压相关，由于不管哪个都是以元件分离绝缘膜
109图案为基准形成的，从而使N型主体层11和P型漂移层10的位置关 系稳定，因此通过适当地设定各自的浓度，可以得到所希望的耐压。接 着，与在漏极层正下方的深度相比，如上所述的P型漂移层IO在元件 分离绝缘膜9的下方更深地扩散，从而形成宽的电流通路，但与此同时， 结面积变大且很深地扩散的P型漂移层10的曲率半径变大。此外，在
源极层17的下方，P型漂移层10在与相邻的P型漂移层10不相接的 范围内延伸到N型主体层11的底部。因此，在由P型漂移层10和N 型外延层3以及P型漂移层10和N型主体层11形成的PN结内，耗尽 层宽度均匀地扩大，有利于提高耐压。此外，用栅电极13作为掩膜以 自对准方式形成决定阈值的N型沟道层14，源极层17也是用在栅电极 13的侧端部中形成的侧壁16作为掩膜以自对准方式形成的，因此浓度 高的N型沟道层14部分的沟道区域的沟道长度固定，晶体管特性也稳 定。
另外，尽管本实施方式是包含了也可以形成双极晶体管等的N+型 掩埋层2等的半导体基板的结构，但是除了在只由MOS型晶体管构成 的没有N+型掩埋层2等的半导体基板上构成的情况之外，即使与本实 施方式相反极性的结构，即，将P型变为N型，将N型变为P型的情 况，或者单体的MOS型晶体管的情况，只要发明的思想相同，就包含 在本发明的范围内。
发明效果
根据本发明，可以提高高耐压晶体管的漏极耐压，并且能提高电流 驱动能力。
权利要求
1、一种半导体装置，其特征在于，包括第一导电型的半导体层；元件分离绝缘膜，形成在所述半导体层的表面上；第一导电型主体层，与所述元件分离绝缘膜的一端相邻，并形成在所述半导体层的表面上；第二导电型漏极层，与所述元件分离绝缘膜的另一端相邻，并形成在所述半导体层的表面上；第二导电型源极层，形成在所述主体层的表面上；栅极绝缘膜，形成在所述主体层上；栅电极，从所述元件分离绝缘膜上经由所述栅极绝缘膜延伸到所述主体层上；和漂移层，从所述漏极层的下方扩展到所述源极层下部的所述主体层下方的所述半导体层中，所述漂移层在所述漏极层的正下方的深度比在所述元件分离绝缘膜的下方的深度浅，并且从所述元件分离绝缘膜的下方起越接近所述主体层越变浅，并与所述主体层的底部连接。
2、 根据权利要求1所述的半导体装置，其特征在于， 所述主体层的下方的所述漂移层与相邻的其他漂移层不重叠。
3、 根据权利要求l所述的半导体装置，其特征在于， 所述漏极层的下方的所述漂移层与相邻的其他漂移层重叠。
4、 根据权利要求1所述的半导体装置，其特征在于， 所述主体层包括形成在该主体层的表面上的第一导电型沟道层， 所述沟道层的浓度比所述主体层的浓度高。
5、 一种半导体装置的制造方法，其特征在于，包括在第一导电型半导体层的表面选择性地导入第二导电型杂质 的工序；通过选择氧化导入了所述杂质的区域，形成元件分离绝缘膜，并且 使所述杂质扩散，形成第二导电型漂移层的工序；以所述元件分离绝缘膜为基准，形成与所述元件分离绝缘膜的一端 相邻的第一导电型主体层的工序；在所述主体层上形成栅极绝缘膜的工序；形成栅电极的工序，该栅电极从所述元件分离绝缘膜上经由所述栅 极绝缘膜延伸到所述主体层上；和在所述主体层的表面上形成第二导电型源极层，并且形成与所述元 件分离绝缘膜的另一端相邻的第二导电型漏极层的工序，所述漂移层按照如下方式扩散从所述漏极层的下方向所述源极层 下部的所述主体层下方的所述半导体层中扩展，并且所述漏极层的正下 方的深度比所述元件分离绝缘膜的下方的深度浅，另外，从所述元件分 离绝缘膜的下方起越接近所述主体层越变浅。
6、 根据权利要求5所述的半导体装置的制造方法，其特征在于， 所述漂移层形成为从所述元件分离绝缘膜的下方起越接近所述主体层越变浅，并与所述主体层的底部连接。
7、 根据权利要求6所述的半导体装置的制造方法，其特征在于， 所述主体层下方的所述漂移层按照与相邻的其他漂移层不重叠的状态形成。
8、 根据权利要求5所述的半导体装置的制造方法，其特征在于， 所述漏极层下方的所述漂移层与相邻的其他漂移层重叠而形成。
9、 根据权利要求5所述的半导体装置的制造方法，其特征在于， 还包括在所述栅电极的下方的所述主体层的表面上，通过注入偏斜离子，形成第一导电型沟道层的工序。
全文摘要
本发明提供一种半导体装置及其制造方法。从漏极层的下方经由元件分离绝缘膜的下方，形成扩展到源极层的下部的N型主体层的下方的N型外延层中的P型漂移层。该P型漂移层在漏极层的正下方的深度比在元件分离绝缘膜的下方的深度浅，此外，从元件分离绝缘膜的下方起越接近N型主体层越变浅，与N型主体层的底部连接。这样，由于P型漂移层在所述宽范围内扩散，因此形成从N型主体层到漏极层的宽的电流通路，可以提高电流驱动能力，还可以提高漏极耐压。
文档编号H01L27/04GK101673739SQ200910205729
公开日2010年3月17日 申请日期2009年6月26日 优先权日2008年6月27日
发明者笹田一弘, 米田阳树 申请人:三洋电机株式会社