专利名称：一种半导体结构及其形成方法
技术领域：
本发明涉及半导体设计及制造技术领域，特别涉及一种能够增大沟道应力的半导体结构及其形成方法。
背景技术：
随着半导体技术的不断发展，对CMOS(互补型金属氧化物半导体)器件的特征尺寸及性能的要求越来越高，将应变沟道(strained channel)运用于MOSFET(金属氧化物半导体场效应晶体管)中可提高器件性能，但是随着集成电路密度的增加及间距的减小，应变沟道也很难提供足够大的应力以满足器件的性能需求。在美国专利申请 US20090309163 (Al)-2009-12-17中公开了一种通过在CMOS结构中形成不同的高度的 pMOSFET和nMOSFET以调整不同器件的沟道应力。但是这种方法需要形成不同高度的栅堆叠，并且较高的栅堆叠下方的沟道区得到的应力依然不足。
发明内容
本发明的目的旨在至少解决上述技术问题之一，特别是解决由于器件尺寸的减小而导致的沟道应力不足的问题。为达到上述目的，本发明一方面提出一种半导体结构，包括半导体衬底，以及形成于所述半导体衬底上的nMOSFET区和pMOSFET区，所述nMOSFET区和pMOSFET区上分别形成有nMOSFET结构和pMOSFET结构；所述nMOSFET结构包括第一沟道区，形成于所述 nMOSFET区上；以及第一栅堆叠，形成于所述第一沟道区上方；其中所述nMOSFET结构上覆盖有压应力材料以给所述第一沟道区提供拉应力；所述pMOSFET结构包括第二沟道区，形成于所述pMOSFET区上；以及第二栅堆叠，形成于所述第二沟道区上方；其中所述pMOSFET 结构上覆盖有拉应力材料以给所述第二沟道区提供压应力。本发明另一方面还提出一种形成上述半导体结构的方法，包括以下步骤提供半导体衬底；将所述半导体衬底隔离为nMOSFET区和pMOSFET区；在所述nMOSFET区上形成 nMOSFET结构，包括第一栅堆叠以及所述第一栅堆叠下的第一沟道区；在所述pMOSFET区上形成pMOSFET结构，包括第二栅堆叠以及所述第二栅堆叠下的第二沟道区；在所述nMOSFET 结构上覆盖压应力材料，以给所述第一沟道区提供拉应力；以及在所述pMOSFET结构上覆盖拉应力材料，以给所述第二沟道区提供压应力。通过本发明实施例中在nMOSFET结构上覆盖压应力层以给nMOSFET的沟道提供拉应力，以及在pMOSFET结构上覆盖拉应力层以给pMOSFET的沟道提供压应力，从而使更小尺寸的MOSFET的器件性能得以提高。本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，本发明的附图是示意性的，因此并没有按比例绘制。其中图1-12为根据本发明实施例形成半导体结构流程中各步骤对应的结构剖面图；图13为根据本发明另一实施例形成的半导体结构的剖面图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。图1-12示出了根据本发明的实施例形成半导体结构流程中对应的各阶段的结构剖面图。以下将结合附图对本发明的实施例制造半导体器件以及形成的半导体结构进行详细说明。如图1所示，提供半导体衬底100，并将半导体衬底100通过隔离区105隔离为 nMOSFET区域102和pMOSFET区域104。隔离区105可以是浅沟槽隔离(Shallow Trench Isolation, STI)。接着在nMOSFET区域上形成nMOSFET结构，在pMOSFET区域上形成pMOSFET结构。 如图2所示，在半导体衬底100上通过热氧化或淀积形成一层栅介质层106，例如可以是高 K栅介质层或者是普通的SiO2,厚度为l-3nm。接着在栅介质层106上形成栅极主体层，栅极主体层可以由下面的第一导电层108和上面的第二导电层110形成，在本发明的实施例中，栅极的构成可以为常规构成。优选地，第一导电层108的厚度为10-30nm，可以包括多晶硅、W、Ta、SiGe或其他导电材料构成，第二导电层110厚度为70-90nm，可以包括多晶硅或多晶硅锗构成。如图3所示，形成nMOSFET结构和pMOSFET结构。具体方法可以为，首先刻蚀形成栅堆叠结构，例如采用光刻胶构图形成栅堆叠的形状，然后从第二导电层110向下刻蚀形成栅堆叠。接着可以进行源/漏区的轻掺杂。接着在整个半导体结构上淀积一层3-lOnm的绝缘介质，通常可以是SiO2,采用反应离子刻蚀(RIE)对这一层3102进行选择性刻蚀，最终形成图3中所示的第一侧墙112，该侧墙可以作为栅极主体的保护层。接着继续在整个半导体结构上淀积一层5-30nm的绝缘材料，例如Si3N4，再进一步刻蚀形成如图3所示的第二侧墙114。至此就构成了栅堆叠结构，包括底部的栅介质层106，栅介质层106上的第一导电层108(如金属层)，第一导电层108上的第二导电层110 (如多晶硅层)，以及栅堆叠两侧的第一侧墙112和第二侧墙114。侧墙形成之后，进行源/漏区的掺杂以形成源/漏区116，源/漏区之间形成第一沟道区182和第二沟道区184。接着如图4所示，首先选择性刻蚀nMOSFET结构和pMOSFET结构上的第二导电层 110，接着可以采用HF等溶液用湿法腐蚀位于第一导电层108上方的第一侧墙112。由于第一侧墙112的厚度很薄，因此可以保证这个腐蚀过程对隔离区105的影响可以忽略。可以选择在这个时候形成金属硅化物，例如，在整个半导体结构上淀积一层金属，优选为Ni，厚度可以为3-20nm。接着进行退火，退火的温度约为300-500°C，时间约为 l-60s,从而在源/漏区116以及第一导电层108上形成了金属硅化物120，如图5所示。图 5中未示出第一导电层108上方的金属硅化物120。如图6所示，进一步对第二侧墙114进行刻蚀，例如采用湿法或干法刻蚀，以使得第二侧墙与第一导电层108以及第一侧墙112高度相同，从而形成了本发明实施例需要的栅堆叠结构，高度约为25-50nm。以下的步骤为形成nMOSFET结构上的压应力材料和pMOSFET结构上的拉应力材料。首先，如图7所示，在整个半导体结构上形成压应力层130，厚度约为40-100nm。 可以通过HDP (High Density Plasma，高密度等离子体)淀积方法或者是PECVD (Plasma Enhanced CVD,等离子体增强化学气相淀积)，例如可以在200_500°C下使用SiH4/NH3/^2进行淀积。接着，如图8所示，在压应力层130上形成一层氧化物132，例如SiO2，可以通过常规淀积方法形成。用光刻胶146保护nMOSFET区域，优选地，光刻胶的覆盖范围不宜超过左侧的nMOSFET区域，例如图8所示的位于第一沟道区182与pMOSFET区104之间的源/漏区116上。如图9所示，刻蚀未受光刻胶保护的压应力层130以及氧化物132，直至露出 pMOSFET 结构。如图10所示，进一步在整个半导体结构上形成一层拉应力层140，形成的方法可以参照以上形成压应力层130的方法。压应力材料130与拉应力材料140可以为低k材料， 例如包括SiCOH、SiO、SiCO中一种或多种的组合。如图11所示，采用光刻胶156覆盖pMOSFET区域，覆盖的范围延伸到nMOSFET区域，可以参照在图8中的覆盖范围进行反选覆盖，并且适当地延伸至超过压应力材料的刻蚀界面。如图12所示，以光刻胶156为掩膜，对nMOSFET区域上的拉应力材料层140进行刻蚀，直至作为刻蚀阻挡层的氧化物132露出。刻蚀中应注意，在压应力材料层130与拉应力材料140的接触界面上方，保留一部分拉应力材料140以使拉应力材料140覆盖在压应力材料130的上方，以保证接触界面上能够产生相互作用的压力和拉力。至此就得到了根据本发明实施例的半导体结构。如图12所示，该半导体结构包括半导体衬底100，以及形成于半导体衬底100上的nMOSFET区102和pMOSFET区104。两个区域上分别形成有nMOSFET结构和pMOSFET结构，nMOSFET区和pMOSFET区通过隔离区105 隔1 °
nMOSFET结构包括第一沟道区182，形成于nMOSFET区上；以及第一栅堆叠，形成于所述第一沟道区182上方；其中nMOSFET结构上覆盖有压应力材料130以给所述第一沟道区182提供拉应力；pMOSFET结构包括第二沟道区184，形成于pMOSFET区上；以及第二栅堆叠，形成于第二沟道区184上方；其中pMOSFET结构上覆盖有拉应力材料140以给第二沟道区184提供压应力。具体地，第一栅堆叠和第二栅堆叠的高度优选为25-50nm。其中，压应力材料130 与拉应力材料140之间的接触界面与第一栅堆叠之间的距离，小于接触界面与第二栅堆叠之间的距离。优选地，第一栅堆叠与接触界面之间的距离小于200nm ；第二栅堆叠与接触界面之间的距离小于200nm。优选地，接触界面位于第一沟道区182与pMOSFET区104之间的区域上，例如 nMOSFET结构与pMOSFET相邻的源/漏区116上。其中在压应力材料130与拉应力材料140 之间的接触界面上方，拉应力材料140覆盖到压应力材料130之上。在本发明的实施例中，第一栅堆叠和第二栅堆叠的高度比较低。例如对于nMOSFET 结构，上面淀积了一层压应力材料，但是由于栅极的高度很小，因此压应力材料产生的压力导致第一沟道区182的两侧产生了足够大的拉应力，并且该压力同时还推向右侧的 pMOSFET区域，使得pMOSFET区域的第二沟道区184受到压应力。同理针对pMOSFET结构， 其上方淀积的拉应力材料给下方的第二沟道区184的两侧产生了足够大的压应力。在本发明的实施例中，压应力材料130与拉应力材料140可以为低k材料，例如包括SiCOH、SiO、SiCO中一种或多种的组合。在本发明的其他实施例中，也可以先形成pMOSFET结构上的拉应力材料层，再形成nMOSFET结构上的压应力材料层。具体的做法可以是先在nMOSFET区和pMOSFET区上分别形成nMOSFET结构和pMOSFET结构，其中nMOSFET的沟道区为第一沟道区，pMOSFET的沟道区为第二沟道区。接着在所述半导体衬底的表面上淀积拉应力材料和刻蚀保护层，刻蚀nMOSFET结构上的刻蚀保护层和拉应力材料，然后在半导体衬底的表面上淀积压应力材料，接着刻蚀PMOSFET结构上的压应力材料，刻蚀停止于刻蚀保护层。特别地，刻蚀nMOSFET结构上的刻蚀保护层和拉应力材料时，刻蚀范围不超过位于第一沟道区与pMOSFET区相邻的区域上，以使最终形成的压应力材料与拉应力材料之间的接触界面与第一栅堆叠之间的距离，小于接触界面与第二栅堆叠之间的距离。特别地，刻蚀pMOSFET结构上的压应力材料时，在压应力材料与拉应力材料的接触界面上方，保留一部分压应力材料不被刻蚀以使压应力材料覆盖在拉应力材料的上方。 这样就得到了根据本发明的另一实施例制造半导体结构的方法得到的另一半导体结构。如图13所示，该半导体结构中，pMOSFET结构上覆盖有拉应力材料140，拉应力材料层上覆盖有刻蚀阻挡层132，在nMOSFET结构上覆盖有压应力材料层130，并且在拉应力材料层140 与压应力材料层130的接触界面处，压应力材料层覆盖到拉应力材料层上以使接触界面上产生相互作用力。本发明实施例通过在nMOSFET结构上形成压应力材料以使沟道两端产生拉应力， 同时在pMOSFET结构上形成拉应力材料以使沟道两端产生压应力，并且还利用了压应力材料和拉应力材料之间的边缘效应增强沟道应力，大大增强了沟道中载流子的迁移率，从而使更小尺寸的MOSFET的器件性能得以提高。 尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
权利要求
1.一种半导体结构，包括半导体衬底，以及形成于所述半导体衬底上的nMOSFET区和pMOSFET区，所述nMOSFET 区和pMOSFET区上分别形成有nMOSFET结构和pMOSFET结构；所述nMOSFET结构包括第一沟道区，形成于所述nMOSFET区上；以及第一栅堆叠，形成于所述第一沟道区上方；其中所述nMOSFET结构上覆盖有压应力材料以给所述第一沟道区提供拉应力；所述pMOSFET结构包括第二沟道区，形成于所述pMOSFET区上；以及第二栅堆叠，形成于所述第二沟道区上方；其中所述pMOSFET结构上覆盖有拉应力材料以给所述第二沟道区提供压应力。
2.根据权利要求1所述的半导体结构，其中，所述第一栅堆叠和第二栅堆叠的高度为 25_50nmo
3.根据权利要求1所述的半导体结构，其中，所述压应力材料与拉应力材料之间的接触界面与所述第一栅堆叠之间的距离，小于所述接触界面与所述第二栅堆叠之间的距离。
4.根据权利要求3所述的半导体结构，其中，所述第一栅堆叠与所述接触界面之间的距离小于200nm。
5.根据权利要求3所述的半导体结构，其中，所述第二栅堆叠与所述接触界面之间的距离小于200nm。
6.根据权利要求3所述的半导体结构，其中，所述接触界面位于所述第一沟道区与 pMOSFET区之间的区域上。
7.根据权利要求1所述的半导体结构，其中所述压应力材料与拉应力材料为低k材料。
8.根据权利要求1至7中任一项所述的半导体结构，其中在所述压应力材料与拉应力材料之间的接触界面上方，所述拉应力材料覆盖到所述压应力材料之上，或所述压应力材料覆盖到所述拉应力材料之上。
9.一种半导体结构的形成方法，包括 提供半导体衬底；将所述半导体衬底隔离为nMOSFET区和pMOSFET区；在所述nMOSFET区上形成nMOSFET结构，包括第一栅堆叠以及所述第一栅堆叠下的第一沟道区，所述第一栅堆叠包括栅介质层以及所述栅介质层上方的栅电极层；在所述 pMOSFET区上形成pMOSFET结构，包括第二栅堆叠以及所述第二栅堆叠下的第二沟道区，所述第二栅堆叠包括栅介质层以及所述栅介质层上方的栅电极层；在所述第一栅堆叠上覆盖压应力材料，以给所述第一沟道区提供拉应力； 在所述第二栅堆叠上覆盖拉应力材料，以给所述第二沟道区提供压应力。
10.根据权利要求9所述的方法，其中，在形成第一栅堆叠和第二栅堆叠之后，还包括 进一步刻蚀所述第一栅堆叠和第二栅堆叠的栅电极层，以使所述第一栅堆叠和第二栅堆叠高度为25-50nm。
11.根据权利要求10所述的方法，其中，所述栅电极层包括下面的第一导电层和上面的第二导电层；所述进一步刻蚀所述第一栅堆叠和第二栅堆叠的栅电极层包括刻蚀所述第二导电层。
12.根据权利要求9或10或11所述的方法，其中，在所述第一栅堆叠上覆盖压应力材料以及在所述第二栅堆叠上覆盖拉应力材料包括在所述半导体衬底的表面上形成压应力材料和刻蚀保护层；刻蚀所述pMOSFET结构上的刻蚀保护层和压应力材料；在所述半导体衬底的表面上形成拉应力材料；刻蚀所述nMOSFET结构上的拉应力材料，刻蚀停止于所述刻蚀保护层。
13.根据权利要求12所述的方法，其中，刻蚀所述pMOSFET结构上的所述刻蚀保护层和压应力材料时，刻蚀范围延伸至位于所述第一沟道区与所述pMOSFET区相邻的区域上，以使最终形成的压应力材料与拉应力材料之间的接触界面与所述第一栅堆叠之间的距离，小于所述接触界面与所述第二栅堆叠之间的距离。
14.根据权利要求12所述的方法，其中，刻蚀所述nMOSFET结构上的所述拉应力材料时，在压应力材料与拉应力材料的接触界面上方，保留一部分所述拉应力材料以使所述拉应力材料覆盖在所述压应力材料的上方。
15.根据权利要求9或10或11所述的方法，其中，在所述第一栅堆叠上覆盖压应力材料以及在所述第二栅堆叠上覆盖拉应力材料包括在所述半导体衬底的表面上形成拉应力材料和刻蚀保护层；刻蚀所述nMOSFET结构上的刻蚀保护层和拉应力材料；在所述半导体衬底的表面上形成压应力材料；刻蚀所述pMOSFET结构上的压应力材料，刻蚀停止于所述刻蚀保护层。
16.根据权利要求15所述的方法，其中，刻蚀所述nMOSFET结构上的所述刻蚀保护层和拉应力材料时，刻蚀范围不超过位于所述第一沟道区与pMOSFET区相邻的区域上，以使最终形成的压应力材料与拉应力材料之间的接触界面与所述第一栅堆叠之间的距离，小于所述接触界面与所述第二栅堆叠之间的距离。
17.根据权利要求15所述的方法，其中，刻蚀所述pMOSFET结构上的所述压应力材料时，在压应力材料与拉应力材料的接触界面上方，保留一部分所述压应力材料以使所述压应力材料覆盖在所述拉应力材料的上方。
全文摘要
本发明提出一种半导体结构及其形成方法，该结构包括半导体衬底，以及形成于所述半导体衬底上的nMOSFET区和pMOSFET区，所述nMOSFET区和pMOSFET区上分别形成有nMOSFET结构和pMOSFET结构；所述nMOSFET结构包括第一沟道区，形成于所述nMOSFET区上；以及第一栅堆叠，形成于所述第一沟道区上方；其中所述nMOSFET结构上覆盖有压应力材料以给所述第一沟道区提供拉应力；所述pMOSFET结构包括第二沟道区，形成于所述pMOSFET区上；以及第二栅堆叠，形成于所述第二沟道区上方；其中所述pMOSFET结构上覆盖有拉应力材料以给所述第二沟道区提供压应力。本发明的实施例适用于半导体的应力工程。
文档编号H01L29/06GK102254914SQ20101018502
公开日2011年11月23日 申请日期2010年5月20日 优先权日2010年5月20日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所