专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及在整合元件上形成整合硅化物区域的一种半导体装置及其制造方法。
背景技术：
在历史上使用硅化物区域以帮助形成接触，以连接集成电路中的半导体元件和金属层。一般利用退火步骤以使金属与硅接触形成这些硅化物区域，以帮助降低做为例如互补式金属氧化物半导体晶体管(CM0Q的集成电路的一部分的不同元件的接触电阻。 在更先进的集成电路中，可利用CMOS工艺整合例如双载子元件的其他类型的元件，以形成衍生的工艺，例如双载子互补式金属氧化物半导体晶体管(BiCMOQ工艺或嵌入式闪存 (embedded flash)工艺。在包括CMOS和例如双载子元件两者的芯片中，一般利用单一硅化物工艺，以于每一个个别的元件(例如CMOS晶体管或双载子晶体管等等)上形成硅化物区域。上述单一硅化物工艺同时且使用单一工艺，对所有元件形成硅化物区域。然而，对于包括CMOS元件和其他类型的元件两者的衍生工艺而言，这种单一接触方法是不理想的。第一，一般衍生工艺在例如CMOS晶体管和双载子晶体管之间会产生阶差，其可大至3000A。另外，上述不同的元件会具有不同尺寸的接触宽度，或甚至需要在一非平坦表面上形成硅化物。上述不同处会导致用于制造不同元件的不同工艺在整合上的困难度，且甚至会导致工艺困难度，例如过蚀刻，过蚀刻会直接影响半导体元件的功能和因而影响半导体元件的良率。另外，非CMOS的衍生元件的片电阻需求会不同于标准CMOS元件。因此，在此技术领域中，有需要一种半导体装置及其制造方法，以克服公知技术的缺点。
发明内容
有鉴于此，本发明的实施例提供半导体装置及其制造方法，以解决公知技术的问题。本发明一实施例提供一种半导体装置的制造方法，上述半导体装置的制造方法包括提供一基板，其具有一第一区域和一第二区域；于上述第一区域中形成一第一类型晶体管；于上述第二区域中形成一第二类型晶体管，其不同于上述第一类型晶体管；于上述第一类型晶体管上方形成一第一保护层，以暴露出上述第二类型晶体管；于上述第二类型晶体管上形成一第一硅化物；于上述第二类型晶体管上方形成一第二保护层，以暴露出上述第一类型晶体管；以及于上述第一类型晶体管上形成一第二硅化物，上述第二硅化物具有不同于上述第一硅化物的至少一特性。本发明的另一实施例提供一种半导体装置的制造方法，上述半导体装置的制造方法包括提供一基板，其具有一第一区域和一第二区域；于上述第一区域中形成一第一晶体管，且于上述第二区域中形成一第二晶体管，其中上述第一晶体管为一第一类型晶体管，上述第二晶体管为一第二类型晶体管；以一第一保护层遮蔽上述第一晶体管，同时暴露出上述第二晶体管；于上述第二晶体管上形成一第一硅化物，上述第一硅化物包括一第一材料； 以一第二保护层遮蔽上述第二晶体管，同时暴露出上述第一晶体管；以及于上述第一晶体管上形成一第二硅化物，上述第二硅化物包括不同于上述第一材料的一第二材料。本发明的又另一实施例提供一种半导体装置，上述半导体装置包括一半导体基板，其具有一第一晶体管和一第二晶体管，上述第二晶体管为不同于上述第一晶体管的一种类型晶体管；一第一硅化物区域，位于上述第一晶体管上，上述第一硅化物区域包括第一材料，且上述第一硅化物区域具有一第一厚度；以及一第二硅化物区域，位于上述第二晶体管上，上述第二硅化物区域包括不同于上述第一材料的一第二材料，且上述第二硅化物区域具有不同于上述第一厚度的一第二厚度。对每一个元件而言，不再需要以单一尺寸适用于所有元件和单一工艺形成的公知硅化物，且公知硅化物会因其所有的缺点而不再使用。当工艺成本保持在一最小值时，允许较大最佳化和工艺控制。
图1显示本发明实施例的第一晶体管和第二晶体管。图2显示本发明实施例的位于第一晶体管和第二晶体管上的第一电阻保护氧化物的形成方式。图3显示图案化本发明实施例的第一电阻保护氧化物。图4显示本发明实施例的第一硅化物的形成方式。图5显示本发明实施例的第二电阻保护氧化物的形成方式。图6显示图案化本发明实施例的第二电阻保护氧化物。图7显示本发明实施例的第二硅化物的形成方式。其中，附图标记说明如下101 基板；103 第一晶体管；105 第一区域；107 第二晶体管；109 第二区域；111 隔绝结构；113 栅极介电质；115 栅极；117 间隙壁；119 源/漏极区；201 第一保护层；121 N+埋藏层；123 第二隔绝结构；125 集极；127 集极下沉物；129 基极；
131 -、基极连接物；
133广A-A-— 弟一间隙壁；
135广、射极；
401广 第—-硅化物接触物；
501广A-A-— 弟—保护层；
601广A-A-— 弟—图案化光致抗蚀剂
701 -A-A-— 弟一硅化物接触物。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之， 值得注意的是，图中未示出或描述的元件，为所属技术领域中的普通技术人员所知的形式， 另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。本发明实施例揭示本发明使用的特定方式，亦即包括一互补式金属氧化物半导体晶体管(CM0Q和一双载子互补式金属氧化物半导体晶体管(BiCMOQ的一半导体装置。然而，这些实施例也可应用于使用集成电路元件的其他装置。请参考图1，其显示一基板101，其具有位于一第一区域105中的一第一晶体管103和位于一第二区域109中的一第二晶体管107。基板101可包括例如硅、锗、钻石或其他类似材料的半导体材料。在其他实施例中，例如锗化硅(silicon germanium)、碳 ^biti (silicon carbide)、石串化嫁(gallium arsenic)、石串化,因(indium arsenic)、 舞化铟(indium phosphide)、碳错化娃(silicongermanium carbide)、憐石申化嫁(gallium arsenic phosphide)、磷铟化镓(galliumindium phosphide)、上述组合或其他类似材料的化合物半导体也可做为基板101。另外，基板101可包括一绝缘层上覆硅(silicon on insulator, S0I)基板。通常来说，绝缘层上覆硅(SOI)基板包括例如锗化硅(silicon germanium)、绝缘层上覆硅(SOI)、绝缘层上覆锗化硅(SGOI)或上述组合的一半导体材料层。基板101可掺杂例如硼、铝、镓或其他类似材料的ρ型掺质。然而，在其他实施例中，基板101也可掺杂常见的η型掺质。此外，基板101可包括多个隔绝结构111用以分开和隔离形成于基板101中的不同元件，且同时用以分开第一区域105和第二区域109。隔绝结构111可为浅沟槽隔绝物 (STI)，上述浅沟槽隔绝物通常利用蚀刻基板101，以形成一沟槽，接着于沟槽中填入一介电材料的常用方式形成。隔绝结构111利用常用工艺填入一介电材料，举例来说，氧化物材料、高密度等离子体氧化物(HDP)或其他类似的材料。可沿着隔绝结构111的侧壁选择性地形成一氧化垫层(图未显示)。第一晶体管103可为一互补式金属氧化物半导体晶体管(CMOS)，其可包括邻接基板101的一栅极介电质113，位于栅极介电质113上方的栅极115，以及沿着栅极介电质113 和栅极115的侧壁上的间隙壁117。可利用任何适合的常用工艺，于基板101上形成且图案化栅极介电质113和栅极115。栅极介电质113可包括高介电常数(high-k)介电材料，举例来说，氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、上述组合或其他类似材料。栅极介电质113的介电常数可大于4。在栅极介电质113包括一氧化层的一实施例中，可利用任何氧化工艺形成栅极介电质113，举例来说，在包括氧气、水、一氧化氮或其组合的环境下进行的湿式或干式热氧化工艺，或利用四乙氧基硅烷(TE0Q和氧做为前驱物的化学气相沉积(CVD)工艺。在本发明一实施例中，栅极介电质113的厚度介于10人至150人之间，例如为100A。栅极115可包括一导电材料，举例来说，一金属(例如钽、钛、钼、钨、钼、铝、铪、 钌)、一金属氮化物(例如氮化钛、氮化钽)、掺杂多晶硅、其他导电材料或其组合。在一实施例中，沉积非晶硅且使非晶硅再结晶，以产生多晶硅。在栅极115为多晶硅的一实施例中，可利用低压化学气相沉积(LPCVD)法的工艺沉积掺杂或未掺杂多晶硅的方式形成栅极 115，栅极115的厚度可介于IOOA至2500A之间，例如为1200A。于栅极介电质113和栅极115侧壁上形成间隙壁117。间隙壁117可为一层或多层介电材料层(图1中显示两层)，且可利用于先前形成的结构上全面性沉积一层或多层间隙壁层(图未显示)。上述间隙壁层可包括氮化硅、氮氧化物、碳化硅、氮氧化硅、氧化物或其他类似的材料，且可利用化学气相沉积(CVD)法、等离子体增强型化学气相沉积(PECVD) 法、溅镀(sputter)法或其他公知的方法等常用的方法形成上述间隙壁层。接着，图案化上述间隙壁层以形成间隙壁117，例如利用一系列的各向异性蚀刻和各向同性蚀刻方式以使上述间隙壁层成形为间隙壁117。于栅极介电质113相对侧的基板101中形成源/漏极区119。在基板101为一 ρ 型基板的一实施例中，可利用注入例如磷、紳、锑或类似的材料等适当的η型掺质以形成源 /漏极区119。上述源/漏极区211利用栅极介电质113和间隙壁117做为掩模，以离子注入方式形成。值得注意的是，本领域普通技术人员了解可以利用许多其他工艺、步骤或类似的方式形成上述源/漏极区119。举例来说，本领域普通技术人员了解可以利用不同组合的间隙壁和衬垫层，进行多次离子注入，以形成具有一特定形状或适合一特定要求的特定性质的源/漏极区。上述工艺的其中之一可用以形成上述源/漏极区119，且上述工艺描述并非用以限定本发明。第二晶体管107可为代替CMOS的另一类型晶体管。举例来说，第二晶体管107可为双载子晶体管。然而，当图1显示双载子晶体管的一实施例时，此实施例并非限定本发明。在实施例公开的范围中，可于其他实施例中使用其他适合的元件，举例来说，结栅极场效应晶体管(JFETs)、绝缘栅极双载子晶体管(IGBTs)、浮置栅极晶体管、高压晶体管或类似的的元件。在第二晶体管107为双载子晶体管的一实施例中，第二晶体管107可包括一 N+埋藏层121、一第二隔绝结构123、一集极125、一集极下沉物127、一绝缘体128、一基极129、 一基极连接物131、第二间隙壁133和射极135。可利用适当的工艺形成第二晶体管107的各别的元件，且为了简洁起见，在此不做重复说明。图2为本发明实施例的位于第一区域105中的第一晶体管103和位于第二区域 109中的第二晶体管107的上方的第一保护层201的形成方式。第一保护层201可为一电阻保护氧化物(RPO)且可包括例如氧化硅的氧化物。然而，也可使用例如氮氧化硅、氮化硅、上述组合或其他类似材料的其他适当的材料做为第一保护层201。可利用低压化学气相沉积(LPCVD)法、等离子体增强型化学气相沉积(PECVD)法的工艺形成第一保护层201。然而，也可使用适当的工艺形成第一保护层201。第一保护层201的厚度可介于50A至800人之间。第一保护层201利用等级较低的氧化物以取代等级较高的双重接触掩模(dual contact mask)，可降低此一额外的中间掩模工艺带来的成本冲击，因而可获得额外的掩模工艺的好处且不需高等级的接触掩模的额外成本。相较于使用标准双重接触硬掩模工艺， 此一步骤有助在低成本之下增加工艺整合度。在形成第一保护层201之后，可选择性进行一第一快速热退火(RTA)工艺。第一快速热退火(RTA)工艺可用以活化第一晶体管103的源/漏极区119，且第一快速热退火 (RTA)工艺的工艺温度可介于950°C至1200°C之间，例如可为1010°C，工艺时间可介于15 至30秒之间，例如可为20秒。图3显示在于第一区域105和第二区域109上方形成第一保护层201之后，图案化第一保护层201。可图案化第一保护层201以暴露出第二区域109中的第二晶体管107 且不暴露出第一区域105中的第一晶体管103。可利用适当的光刻工艺进行上述图案化工艺，举例来说，形成一第一图案化光致抗蚀剂301，接着利用一适当的蚀刻工艺图案化第一保护层201。在一实施例中，可利用使用氢氟酸(HF)为蚀刻剂的湿蚀刻工艺进行上述蚀刻工艺。然而，在其他实施例中，可使用例如干蚀刻工艺的其他适当工艺，以暴露出第二区域 109中的第二晶体管107，且不暴露出第一区域105中的第一晶体管103。图4显示移除第一图案化光致抗蚀剂301且形成第一硅化物接触物401。在一实施例中，可利用例如常用的灰化工艺的适当的移除工艺移除第一图案化光致抗蚀剂301。上述移除工艺暴露出第一保护层201，且不暴露出被第一保护层201保护的第一区域105中的第一晶体管103。移除第一图案化光致抗蚀剂301之后，可选择性进行一清洁步骤。在一实施例中， 清洁步骤可包括将第二晶体管107浸泡在一蚀刻剂中，以确保在形成第一硅化物接触物 401之前，从第二晶体管移除第一保护层201的任何剩余部分(或形成于第二晶体管107上的任何其他氧化物)。举例来说，可将第二晶体管107浸泡在例如氢氟酸(HF)的蚀刻剂中， 浸泡时间可介于15至30秒之间，例如可为20秒。然而，从第二晶体管107移除任何剩余的氧化物也有可能会移除一部分第一保护层201，且有可能会暴露出第一晶体管103不想要的部分。就其本身而论，在一实施例中，在上述清洁步骤的期间及/或上述清洁步骤之后，可监控位于第一晶体管103上方的第一保护层201，以确保第一晶体管103仍被第一保护层201保护，且确保第一晶体管 103的任何部分不会从上述清洁步骤暴露出来。举例来说，可使用例如芯片上椭圆测厚仪 (ellipsometer)的工艺监控第一保护层201，以确保保护第一晶体管103。然而，在其他实施例中，可使用其他适当工艺监控第一保护层201，以确保保护第一晶体管103。完成上述清洁步骤之后，可于第二晶体管107射极135上且沿着集极下沉物127 上方的暴露出来的基板101上形成第一硅化物接触物401，但不沿着被第一保护层201保护的基板101的第一区域105形成第一硅化物接触物401。可从基板101的部分表面和基极连接物131形成第一硅化物接触物401。第一硅化物接触物401可包括钴，举例来说，钴硅化物。然而，也可利用例如钛、镍、钯、钼、钡、上述组合或类似的材料等其他常用的材料，形成第一硅化物接触物401。硅化工艺可利用下列方式进行，全面性沉积一层或多层适当的金属层，接着进行例如第二快速热退火(RTA)工艺的一退火步骤以使金属层与其下暴露出的硅产生反应。然后，可以一选择性蚀刻工艺，以移除未反应的金属。第一硅化物接触物401 的厚度可介于3nm至50nm之间，例如为15nm。图5显示于第一保护层201上方和基板101的第二区域109中的第二晶体管107 上方形成第二保护层501。第二保护层501可由例如标准电阻保护氧化物(RPO)掩模形成， 上述标准电阻保护氧化物(RPO)掩模例如为氮化硅或氮氧化硅。然而，也可使用其他适当的保护层做为第二保护层501。另外，可利用例如低压化学气相沉积(LPCVD)法或等离子体增强型化学气相沉积(PECVD)法的工艺形成第二保护层501。然而，也可使用适当的工艺形成第二保护层501。第二保护层501的厚度可介于50人至800A之间。图6显示图案化第二保护层501，且从第一晶体管103和基板101的第一区域105 移除第二保护层501和第一保护层201。可图案化第二保护层501以暴露出第一区域105 中的第一晶体管103，且不暴露出第二区域109中的第二晶体管107。可利用适当的光刻工艺进行上述图案化工艺，举例来说，形成一第二图案化光致抗蚀剂601，接着利用一适当的蚀刻工艺图案化第二保护层501。在一实施例中，可利用使用氢氟酸(HF)为蚀刻剂的湿蚀刻工艺进行上述蚀刻工艺。然而，在其他实施例中，可使用例如干蚀刻工艺的其他适当工艺，以暴露出第一区域105中的第一晶体管103，且不暴露出第二区域109中的第二晶体管 107。图7显示移除第二图案化光致抗蚀剂601且形成第二硅化物接触物701。通过例如常用的灰化工艺的适当的移除工艺移除第二图案化光致抗蚀剂601之后，可于第一晶体管103的栅极上和沿着第一区域105中暴露出来的基板101形成第二硅化物接触物701。 然而，由于第二保护层501的存在以及保护，不会在沿着基板101的第二区域109再次形成硅化物区域。第二硅化物接触物701可包括钴，举例来说，钴硅化物。然而，也可利用例如钛、 镍、钯、钼、钡、上述组合或类似的材料等其他常用的材料，形成第二硅化物接触物701。另外，为了允许每一个不同的元件(例如CMOS第一晶体管103和双载子第二晶体管107)可以使用理想的材料做为硅化物，当上述材料类似于用于第一硅化物接触物401的材料(请参考图4的讨论)时，第二硅化物接触物701可使用与第一硅化物接触物401不同的材料， 因而允许满足许多不同元件的不同片电阻的需求。举例来说，当可使用钛硅化物或硅化物镍形成第二硅化物接触物701时，可使用钴硅化物或其他类型的硅化物形成第一硅化物接触物401。第二硅化物接触物701的硅化工艺可利用下列方式进行，全面性沉积一层或多层适当的金属层，接着进行例如第三快速热退火(RTA)工艺的一退火步骤以使金属层与其下暴露出的硅产生反应。然而，优选调整形成第二硅化物接触物701的退火步骤(例如通过调整工艺的温度或时间)，以使第二硅化物接触物701的厚度小于第一硅化物接触物401的厚度，或者使第一硅化物接触物401的厚度大于第二硅化物接触物701的厚度。就其本身而论，在一实施例中，第三快速热退火(RTA)工艺的工艺温度可介于950°C至1200°C之间， 工艺时间可介于15至30秒之间，例如可为20秒。上述条件允许由例如钴硅化物的材料形成的第二硅化物接触物701的厚度优选介于8nm至15nm之间，例如为12nm，且第二硅化物接触物701的厚度小于第一硅化物接触物401的厚度。形成第二硅化物接触物701之后， 以例如一选择性蚀刻工艺，移除未反应的金属。为了更进一步降低第一硅化物接触物401和第二硅化物接触物701的电阻，在形成第一硅化物接触物401和第二硅化物接触物701之后，可进行例如例如第四快速热退火 (RTA)工艺的另一退火步骤，以改变第一硅化物接触物401和第二硅化物接触物701的相。 举例来说，如果第一硅化物接触物401由钴硅化物形成，可进行第四快速热退火(RTA)工艺改变上述硅化物的相，从CoSi变成CoSi2。类似地，在第二硅化物接触物701与第一硅化物接触物401为相同材料(例如CoSi)的一实施例中，第四快速热退火(RTA)工艺可类似地改变第二硅化物接触物701的相，从CoSi变成CoSi2。为了要将第一硅化物接触物401和第二硅化物接触物701以及其下的元件连接至其上的金属层(图未显示)的接触，在形成第一硅化物接触物401和第二硅化物接触物701 之后，可进行更进一步的工艺步骤。上述步骤可包括形成一层间介电层(ILD)(图未显示)， 接着形成接触孔插塞(图未显示)，上述接触孔插塞延伸穿过层间介电层，以形成每一个第一硅化物接触物401和每一个第二硅化物接触物701的电性连接物。可使用任何常用的适当工艺形成上述层间介电层和接触孔插塞。通过调整彼此分开的第一硅化物接触物401和第二硅化物接触物701的材料和厚度，会使第一硅化物接触物401和第二硅化物接触物701分别对其元件最佳化。就其本身而论，对每一个元件而言，不再需要以单一尺寸适用于所有元件和单一工艺形成的公知硅化物，且公知硅化物会因其所有的缺点而不再使用。上述形成分离硅化物区域的新颖步骤当工艺成本保持在一最小值时，允许较大最佳化和工艺控制。虽然本发明实施例和优点公开如上，然其并非用以限定本发明，何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。举例来说，上述第二晶体管可为任何数目的不同结构的晶体管，例如为一浮置栅极晶体管或一结栅极场效应晶体管(JFET)。
权利要求
1.一种半导体装置的制造方法，包括下列步骤提供一基板，其具有一第一区域和一第二区域； 于该第一区域中形成一第一类型晶体管；于该第二区域中形成一第二类型晶体管，其不同于该第一类型晶体管； 于该第一类型晶体管上方形成一第一保护层，以暴露出该第二类型晶体管； 于该第二类型晶体管上形成一第一硅化物；于该第二类型晶体管上方形成一第二保护层，以暴露出该第一类型晶体管；以及于该第一类型晶体管上形成一第二硅化物，该第二硅化物具有不同于该第一硅化物的至少一特性。
2.如权利要求1所述的半导体装置的制造方法，其中至少一该特性为厚度，且该第二硅化物的厚度大于该第一硅化物的厚度。
3.如权利要求1所述的半导体装置的制造方法，其中该第二硅化物包括钴，且该第一硅化物包括钛或镍。
4.如权利要求1所述的半导体装置的制造方法，其中形成该第一保护层还包括 于该第一类型晶体管和该第二类型晶体管上方形成一第一保护毯覆层；以及图案化该第一保护毯覆层，以暴露出该第二类型晶体管，且形成该第一保护层。
5.如权利要求4所述的半导体装置的制造方法，其中形成该第一硅化物还包括于图案化该第一保护毯覆层之后清洁该第二类型晶体管，以使该第一类型晶体管仍被该第一保护层保护。
6.如权利要求1所述的半导体装置的制造方法，其中形成该第二保护层还包括 于该第二类型晶体管和该第一类型晶体管上方形成一第二保护毯覆层；图案化该第二保护毯覆层，以暴露出该第一类型晶体管，且形成该第二保护层；以及移除该第一保护层，以暴露出该第一类型晶体管。
7.一种半导体装置，包括一半导体基板，其具有一第一晶体管和一第二晶体管，该第二晶体管为不同于该第一晶体管的一种类型晶体管；一第一硅化物区域，位于该第一晶体管上，该第一硅化物区域包括第一材料，且该第一硅化物区域具有一第一厚度；以及一第二硅化物区域，位于该第二晶体管上，该第二硅化物区域包括不同于该第一材料的一第二材料，且该第二硅化物区域具有不同于该第一厚度的一第二厚度。
8.如权利要求7所述的半导体装置其中该第一硅化物包括钴，且该第二硅化物包括钛或镍。
9.如权利要求7所述的半导体装置，其中该第二厚度大于该第一厚度。
10.如权利要求7所述的半导体装置，还包括一保护层，位于该第二晶体管的上方，且不延伸至该第一晶体管的上方。
全文摘要
本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供一基板，于基板上形成第一类型晶体管和第二类型晶体管。遮蔽第一类型晶体管，且于第二类型晶体管上形成第一硅化物区域。遮蔽第二类型晶体管，且于第一类型晶体管上形成第二硅化物区域，第二硅化物具有不同于第一硅化物的至少一特性，因而允许在各别元件上形成特定的硅化物区域。当工艺成本保持在一最小值时，允许较大最佳化和工艺控制。
文档编号H01L21/8249GK102157450SQ20101025469
公开日2011年8月17日 申请日期2010年8月11日 优先权日2010年2月11日
发明者叶德强, 夏兴国, 林浩勋, 苏钦豪, 赵治平, 郑锡圭 申请人:台湾积体电路制造股份有限公司