半导体元件及其制作方法

专利名称：半导体元件及其制作方法
技术领域：
本发明涉及一种集成电路及其制造方法，尤其涉及一种半导体元件及其制造方法。
背景技术：
半导体集成电路工业已经历快速的成长。集成电路(IC)材料技术上的改进已制作出好几世代的集成电路，其中每个世代均较前一世代复杂。然而，上述的发展均使IC的工艺与制造变得更为复杂，因此，IC工艺也需要有相对应的进展，以实现先进的集成电路。在集成电路发展的过程中，功能密度(也即每芯片区域的内连线元件的数量)增加，而几何尺寸(也即使用半导体工艺能制作出的构件或线)缩小。此微缩工艺一般是经由增加产率和减少相关成本得到益处。上述的微缩也产生较高能量的消耗，但其可借由使用例如互补式金属氧化物晶体管元件(CM0Q的低耗能元件解决。互补式金属氧化物晶体管元件一般包括栅极氧化物和多晶硅栅电极，需要将栅极氧化物和多晶硅栅电极以高介电常数栅极介电层和金属栅电极取代，进而在元件尺寸持续缩小的同时，改进元件的效能。然而，互补式金属氧化物晶体管元件(CM0Q的微缩遇到了能量快速消耗的挑战。 撞击游离金属氧化物晶体管(Impact ionization MOS, IM0S)因具有次_60mV/dec临界摆幅，能够在不增加闭态漏电流，而使电源供应电压进一步微缩的未来潜力产品。因此，需要使用高介电金属栅极技术来制作IMOS元件。

发明内容
为了解决上述技术问题，本发明提供一种半导体元件，包括一半导体基底；一第一栅极结构，设置于基底上方，第一栅极结构包括一第一导电形态的第一栅电极；一第二栅极结构，设置于基底上方且邻近第一栅极结构，第二栅极结构包括一第二导电形态的第二栅电极，第二导电形态不同于第一导电形态；一第一导电形态的第一掺杂区，设置于基底中， 第一掺杂区包括一第一部分，对准第一栅极结构的一侧；及一第二导电形态的第二掺杂区， 设置于基底中，第二掺杂区包括一第二部分，对准第二栅极结构的一侧。本发明提供一种半导体元件的制造方法，包括提供一半导体基底，具有一有源区； 形成一隔离结构，隔离有源区；形成第一和第二栅极结构于基底的有源区上方，第一栅极结构包括一第一导电形态的第一栅电极，第二栅极结构包括一第二导电形态的第二栅电极， 第二导电形态不同于第一导电形态；及形成第一和第二掺杂区于基底的有源区中，第一掺杂区具有第一导电形态，第二掺杂区具有第二导电形态，其中第一和第二栅极结构设置于第一和第二掺杂区之间。本发明提供一种半导体元件，包括一半导体基底，具有一有源区；一隔离结构，隔离有源区；第一和第二栅极结构，设置于基底的有源区上方，第一栅极结构包括一第一导电形态的第一栅电极，第二栅极结构包括一第二导电形态的第二栅电极，第二导电形态不同于第一导电形态；及第一和第二掺杂区，设置于基底的有源区中，第一掺杂区具有第一导电形态，第二掺杂区具有第二导电形态；其中第一和第二栅极结构设置于第一和第二掺杂区之间。本发明具有能够在不增加闭态漏电流，而使电源供应电压可进一步微缩的潜力产品元件。为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下


图1显示一传统的撞击游离金属氧化物晶体管(IMOS)元件的剖面图。图2A和图2B显示本发明实施例制作的混合半导体元件方法的流程图。图3-图12显示本发明一实施例根据图2A和图2B方法制作的制作混合半导体元件各阶段的剖面图。图13显示本发明一实施例可操作为ρ沟道IMOS元件混合半导体元件的剖面图。图14显示本发明一实施例可操作为η沟道IMOS元件混合半导体元件的剖面图。其中，附图标记说明如下100 金属氧化物晶体管元件；102 半导体基底；104 隔离结构；110 栅极介电层；112 栅电极；114 间隙壁；118 源极区；120 漏极区；122 轻掺杂区；130 硅化物；200 方法；202 步骤；204 步骤；206 步骤；208 步骤；210 步骤；212 步骤；214 步骤；216 步骤；218 步骤；220 步骤；222 步骤；224 步骤；2 步骤；228 步骤；230 步骤；232 步骤；2；34 步骤；236 步骤；238 步骤；240 步骤；242 步骤；300 半导体元件；302 半导体基底；304 浅沟槽隔离；306a 栅极结构；306b 栅极结构；310a 高介电常数介电层；310b 高介电常数介电层；312a 多晶硅层；312b 多晶硅层；314a 硬式掩模层；314b 硬式掩模层；320 光致抗蚀剂层；322 离子注入工艺；3 轻掺杂区；330 光致抗蚀剂层；332 离子注入工艺；
334 --轻掺杂区；340a 侧壁间隙壁；
340b 侧壁间隙壁；342 侧壁间隙壁；
344 --轻掺杂区；350 光致抗蚀剂层；
352 --离子注入工艺；3M 重掺杂区；
360 --光致抗蚀剂层；362 离子注入工艺
364 --重掺杂区；366 硅化物；
370 --层间介电层；374 掩模；
380 --P金属栅极；390 N金属栅极；
400 --半导体元件；500 半导体元件。
具体实施例方式以下提供许多不同实施例或范例，以实行本发明各种不同实施例的特征。以下将针对特定实施例的构成与排列方式作简要描述，当然，以下的描述仅是范例，非用来限定本发明。举例来说，于第一元件“上方”或“之上”形成第二元件的叙述可包括第一元件和第二元件直接接触的实施例，但也包括一额外的元件形成于第一元件和第二元件之间，而使第一元件和第二元件没有直接接触的实施例。此外，本发明在各范例中可能会出现重复的元件标记，但上述的重复仅是用来简要和清楚的描述本发明，并不代表各实施范例和结构之间有必然关联。为简化和清楚的说明，各种图样可以不同的比例示出。此外，本发明提供 “后栅极”工艺的半导体元件制造范例，然而，本领域普通技术人员可使用其它的半导体工艺或材料。请参照图1，揭示一传统的撞击游离金属氧化物晶体管(IMOS)元件100。此撞击游离金属氧化物晶体管元件100是一 N型(N沟道)IMOS场效应晶体管。IMOS元件100包括一例如硅基底的半导体基底102。可使用一例如浅沟槽隔离(STI)的隔离结构104使IMOS 元件100和其它元件隔离。IMOS元件100还包括一具有栅极介电层110和栅极112的栅极结构。栅极介电层110可包括栅极氧化物或其它适合的介电层。栅电极112可包括掺杂多晶硅。IMOS元件100还包括设置于栅极结构侧壁的间隙壁114。IMOS元件100还包括一源极区118和一漏极区120。源极区118包括例如硼的重掺杂P形态掺杂物(P+)，漏极区120 包括例如磷或砷的重掺杂N形态掺杂物(N+)。漏极区120还包括例如磷或砷的N形态掺杂物的轻掺杂区122(nLDD)。硅化物130形成在栅电极112、源极区118和漏极区120上。IMOS元件100的操作是已知的技术，因此在以下仅简要的描述。IMOS元件100包括具有一栅极长度(Lgate)的沟道区和具有一本质(intrinsic)长度(L1)的本质区(简称I 区域)。栅极112耦接至一栅极电压(Vg)，源极区118耦接至一源极电压(Vs)，漏极区120 耦接至一漏极电压(Vd)。在一低栅极电压(Vg)(也即小于起始电压Vth)，-Vds施加跨过栅极外的I区域时，侧向电场低于崩溃数值，电流由P-I-N 二极管(关闭状态)的反向漏电流限制。随着Vg的增加，跨过I区域的Vds增加，也因此增加了侧向电场。当\达到特定的数值(也即大于起始电压Vth)，撞击游离会导致I区域突然崩溃，且由于其自我放大雪崩效应(self-amplifying avalanche effect)，产生相当大数量的电子空穴对，导致源极118和漏极120间快速的电流增加(开启状态)。因此，撞击游离金属氧化物晶体管lOOdmpact ionization MOS, IM0S)具有次-60mV/dec临界摆幅，能够在不增加闭态漏电流，而使电源供应电压可进一步微缩的潜力产品元件。然而，随着尺寸持续的微缩，制作此形态的元件遇到挑战。例如，图案化掩模层以定义P+区的叠对控制变得更困难。此外，相较于对称元件结构，制作非对称元件结构遇到更多的挑战。请参照图2，揭示本发明一实施例制作混合半导体元件方法200的流程图。方法 200首先进行步骤202，提供一半导体基底。基底包括一有源区。方法200接着进行步骤 204，形成一隔离结构，隔离基底的有源区。方法200随后进行步骤206，形成第一和第二栅极结构于基底的有源区上方。第一和第二栅极结构分别包括第一和第二虚设(dummy)栅极。方法200接着进行步骤208，形成第一掩模保护第一栅极结构和部分的第二栅极结构。 方法200后续进行步骤210，于基底上进行第一注入工艺，形成一轻掺杂区，对准第二栅极结构的侧壁。方法200随后进行步骤212，移除第一掩模。方法200接着进行步骤214，形成第二掩模保护第二栅极结构和部分的第一栅极结构。方法200接着进行步骤216，于基底上进行第二注入工艺，形成一轻掺杂区，对准第一栅极结构的侧壁。方法200后续进行步骤218，移除第二掩模。方法200接着进行步骤 220，分别于第一和第二栅极结构的侧壁形成间隙壁。方法200后续进行步骤222，形成第三掩模保护第一栅极结构和部分的第二栅极结构。方法200接着进行步骤224，于基底上进行第三注入工艺，以形成一重掺杂区，对准形成于第二栅极结构侧壁的间隙壁。方法200接着后续步骤226，移除第三掩模。方法200后续进行步骤228，形成第四掩模保护第二栅极结构和部分的第一栅极结构。方法200接着进行步骤230，于基底上进行第四注入工艺，以形成一重掺杂区，对准形成于第一栅极结构侧壁的间隙壁。方法200后续进行步骤232，移除第四掩模。方法200 接着进行步骤234，于基底上方形成一层间介电层。方法200接着进行步骤236，于层间介电层上进行一化学机械研磨工艺，暴露第一和第二虚设栅极结构。方法200后续进行步骤 238，以第一金属栅电极取代第一虚设栅极结构。方法200接着进行步骤M0，以第二金属栅电极取代第二虚设栅极结构。方法200后续进行步骤M2，完成半导体元件的制作。后续的描述会揭示根据图2A和图2B方法200制作的混合半导体元件。请参照图3-图12，揭示本发明一实施例根据图2A和图2B方法200制作的混合半导体元件300各阶段的剖面图。值得注意的是，部分的半导体元件300能以CMOS工艺制作，因此，可于图2A和图2B的方法200之前、之中和之后进行额外的工艺，且其中一些工艺在此仅简要的描述。可以理解的是，图3-图12已经过简化，更容易了解本发明的概念。在本实施例中，半导体元件300可以后栅极工艺(也可称为栅极取代工艺)制作。请参照图3，半导体元件包括一半导体基底302，基底302包括例如硅晶片的半导体晶片。基底302可包括例如P阱和N阱的各种的掺杂区。在一些实施例中，基底302可包括其它的元素半导体，例如锗。基底302也可包括化合物半导体，例如碳化硅、砷化镓、 砷化碘、磷化碘。基底302可包括合金半导体，例如锗化硅、碳锗化硅、磷砷化镓和磷碘化镓。基底302可以在半导体块材上包括一外延层。基底302还可包括绝缘层上有半导体 (semiconductor-on-insulator)的结构。在各实施例中，基底302可包括例如N型埋藏层 (N-type buried layer，NBL)、P 型埋藏层(P-type buried layer, PBL)及 / 或包括埋藏介电层(例如埋藏氧化层buried oxide，BOX)。隔离结构304例如形成于基底302中的浅沟槽隔离(STI)或区域氧化硅(localoxidation of silicon, LOCOS)，以定义和电性隔离各有源区。在一范例中，浅沟槽隔离 (STI)的形成可包括于一基底中干蚀刻一沟槽，且于沟槽中填入例如氧化硅、氮化硅或氮氧化硅的绝缘材料。填入的沟槽可包括多层结构，例如热氧化衬层填入氮化硅或氧化硅。在更进一步的实施例中，浅沟槽隔离结构可以下列步骤形成成长一垫氧化物；形成一低压化学气相沉积(LPCVD)氧化层；使用光致抗蚀剂和掩模图案化一浅沟槽隔离开口 ；于基底中蚀刻一沟槽；视需要成长一热氧化沟槽衬层，以改善沟槽界面；于沟槽中填入氧化物；使用化学机械研磨法进行回蚀刻和平坦化；及进行一氮化剥除工艺，移除氮化硅。半导体元件300还包括形成于基底302上的栅极结构306a、306b。栅极结构306a、 306b包括形成各材料层，和蚀刻/图案化各材料层，以形成栅极结构。栅极结构306a、306b 分隔约45nm 55nm的距离D。栅极结构306a、306b包括一形成于基底302上的界面层(未示出)，界面层可包括氧化硅层(例如以热氧化形成或化学氧化方法形成)，氧化硅层的厚度可约为5 20埃。 在另一实施例中，界面层可视需要的包括HfSiO或SiON，其可以原子层沉积法(ALD)、或化学气相沉积法(CVD)、物理气相沉积法(PVD)、热氧化法或上述的组合形成。栅极结构306a、306b还包括形成于界面层上的高介电常数介电层310a、310b。高介电常数介电层310a、310b形成的方法可以为原子层沉积法(ALD)、金属有机化学气相沉积法(MOCVD)、物理气相沉积法(PVD)、热氧化法、上述的组合或其它适合的技术。高介电常数介电层310a、310b的厚度可约为5 20埃。高介电常数介电层310a、310b可包括二元或三元的高介电常数薄膜，例如Hf0x。另外，高介电常数介电层310a、310b可视需要的包括以下高介电常数材料，LaO, A10、ZrO, TiO、Ts205> Y2O3> SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO, HfZrO, HfLaO, HfSiO、LaSiO、AlSiO、HfTaO, HfTiO, (Ba、Sr) TiO3 (BST)、A1203、Si3N4 氮氧化物或其它适合的材料。栅极结构306a、306b可还包括一形成于高介电常数介电层310a、310b上的阻障层(未示出)。阻障层可包括例如TiN或TaN的金属薄膜。另外，阻障层可视需要包括氮化硅。阻障层的厚度可约为5 20埃。阻障层可以作为高介电常数介电层和后续的虚设栅极结构间的阻障。阻障层可减少或防止多晶与高介电常数在后续工艺的费米能阶钉扎 (Fermi level pinning)。阻障层也可作为后续移除虚设多晶硅栅极的蚀刻停止层(将会在以下描述)。阻障层可以各种的沉积工艺形成，例如原子层沉积法(ALD)、或化学气相沉积法(CVD)、物理气相沉积法(PVD)或其它适合的技术。栅极结构306a、306b可还包括借由适合的沉积工艺分别形成于高介电常数层 310a、310b上的多晶硅层31h、312b (或多晶层)。举例来说，可使用硅烷(SiH4)、二硅乙烷 (Si2H6)或二氯硅烷(SiCl2H4)作为CVD工艺的化学气体，以形成多晶层312a、3120b。多晶层31h、3120b可称为虚设多晶层，理由是其在以下所讨论的叙述中，将会被金属栅电极取代。多晶层31h、3120b的厚度可约为200埃 2000埃。在另一实施例中，可视需要形成非晶硅层，取代多晶硅层。栅极结构306a、306b可还包括分别形成于多晶硅层312a、312b上的硬式掩模层 3Ha、314b。硬式掩模层314a、314b可包括氧化硅、氮化硅、氮氧化硅、碳化硅及/或其它适合的介电材料，且可使用例如化学气相沉积法(CVD)或物理气相沉积法(PVD)形成。硬式掩模层314a、314b的厚度可约为100 400埃。抗反射涂布层或底部抗反射涂布(bottomCN 102194876 A
说明书
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antireflective)层可用来改善用来图案化光致抗蚀剂层的光学光刻工艺。图案化栅极结构306a、306b的示范方法将会在以下描述。使用适合的工艺(例如旋转涂布法)于硬式掩模层上形成一光致抗蚀剂层，且之后进行适合的光刻图案化方法图案化光致抗蚀剂，以形成一图案化光致抗蚀剂层。图案化光致抗蚀剂层形成在硬式掩模层上。光致抗蚀剂层的图案先转移至硬式掩模层上，且之后转移至多晶硅层和高介电常数介电层，以形成上述栅极结构。值得注意的是，栅极结构306a、306b的侧壁可包括密封层或其它适合的层。在图4中，半导体元件300还包括一形成于基底302中的N型的轻掺杂区324(称为nLDD区)。可理解的是，半导体元件300的集成电路芯片可包括各种的微电子元件，例如形成于基底302的其它有源区中的核心NMOS和PMOS元件。因此，可同时形成轻掺杂区 324和基底302其它有源区上的核心NMOS元件的N型轻掺杂区。进行一适合的光刻图案化方法，形成一图案化光致抗蚀剂层320。光致抗蚀剂层320保护部分的基底302、栅极结构 306a和部分的栅极结构306b。基底302的其它部分在栅极结构306a的侧壁和浅沟槽隔离 304 (STI)之间暴露。进行一离子注入工艺322，将例如磷或砷的N型掺杂物注入基底302 的暴露部分，借以形成一轻掺杂区324。在一实施例中，离子注入工艺322使用的能量约为 3 5KeV，掺杂量约为5E14atoms/cm2 2E15 atoms/cm2，且倾斜角度约为0 7°。轻掺杂区3 包括一边缘，大体上对准栅极结构306b的侧壁。在其它的实施例中，nLDD区可以扩散工艺形成。在图5中，半导体元件300还包括一形成于基底302中的P型的轻掺杂区334(称为pLDD区)。如上所述的，半导体元件300的集成电路芯片可包括各种的微电子元件，例如形成于基底302的其它有源区中的核心PMOS元件(未示出)。因此，可同时形成轻掺杂区 334和基底302其它有源区上的核心PMOS元件的P型轻掺杂区。进行一适合的光刻图案化方法，形成一图案化光致抗蚀剂层330。光致抗蚀剂层330保护部分的基底302、栅极结构 306b和部分的栅极结构306a。基底302的其它部分在栅极结构306a的侧壁和浅沟槽隔离 304 (STI)间暴露。进行一离子注入工艺332，以将例如硼或BF2的P型掺杂物注入基底302 的暴露部分，借以形成一轻掺杂区334。在一实施例中，离子注入工艺332使用的能量约为 3 5KeV，掺杂量约为5E14atoms/cm2 2E15 atoms/cm2，且倾斜角度约为0 7°。轻掺杂区334包括一边缘，大体上对准栅极结构306a的侧壁。在其它的实施例中，pLDD区可用扩散工艺形成。在图6中，半导体元件300还包括分别形成于栅极结构306a、306b的侧壁的侧壁间隔物340a、340b。侧壁间隙壁340a、340b可包括例如氧化硅的介电材料。在另一实施例中，侧壁间隙壁340a、340b可视需要包括氮化硅、碳化硅、氮氧化硅或上述的组合。在一些实施例中，侧壁间隙壁340a、340b可具有一多层结构。侧壁间隙壁340a、340b可以已知的沉积和蚀刻方法(各向异性蚀刻技术)形成。值得注意的是，由于栅极结构306a、306b间的距离相当小，因此，侧壁间隙壁340a、340b具有足够的厚度，使得位于栅极结构306a、306b 相对侧壁的侧壁间隙壁340a、340b结合在一起。因此，结合的侧壁间隙壁342保护直接位于栅极结构306a、306b之间区域下的部分基底。结合的侧壁间隙壁342在以下的讨论中， 可在自对准硅化工艺里保护部分的基底302。在图7中，半导体元件300还包括形成于基底302中的N型重掺杂区3 (称为N+区)。如以上所述的，半导体元件300的集成电路芯片可包括形成于基底302的其它有源区中的核心NMOS元件。因此，可同时形成重掺杂区3M和基底302其它有源区上的核心 NMOS元件的N型源/漏极区。进行一适合的光刻图案化方法，形成一图案化光致抗蚀剂层 350。光致抗蚀剂层350类似于用来形成轻掺杂区334的光致抗蚀剂层330。光致抗蚀剂层 350保护部分的基底302、栅极结构306a和部分的栅极结构306b。基底302的其它部分在栅极结构340b的侧壁和浅沟槽隔离304 (STI)间暴露。进行一离子注入工艺352，将例如磷或砷的N型掺杂物注入基底302的暴露部分，借以形成重掺杂区354。在一实施例中，离子注入工艺352使用的能量约为3 15KeV，掺杂量约为1E15 atoms/cm2 5E15 atoms/cm2, 且倾斜角度约为0°。重掺杂区邪4包括一边缘，大体上对准栅极结构306b的侧壁间隙壁 340b。在其它的实施例中，源/漏极区可以扩散工艺形成。在各实施例中，源/漏极区可以多工艺注入形成的不同掺杂轮廓。值得注意的是，重掺杂区3M可依以下讨论的偏压的配置，作为一源极或一漏极。在图8中，半导体元件300还包括形成于基底302中的P型重掺杂区364 (称为P+ 区)。如以上所述的，半导体元件300的集成电路芯片可包括形成于基底302的其它有源区中的核心PMOS元件。因此，可同时形成重掺杂区364和基底其它有源区上的核心NMOS 元件的P型源/漏极区。进行一适合的光刻图案化方法，形成一图案化光致抗蚀剂层360。 值得注意的是，光致抗蚀剂层360的叠对控制较宽松(也即有较大的工艺容许度)，理由是相较于图1的传统元件，不必须将开口准确的图案化以定义P+区。光致抗蚀剂层360类似于用来形成重掺杂区354的光致抗蚀剂层350。因此，光致抗蚀剂层360保护部分的基底 302、栅极结构306b和部分的栅极结构306a。基底302的其它部分在栅极结构的侧壁340a 和浅沟槽隔离304 (STI)间暴露。进行一离子注入工艺362，以将例如硼或BF2的P型掺杂物注入基底302的暴露部分，借以形成重掺杂区364。在一实施例中，离子注入工艺362使用的能量约为3 6KeV，掺杂量约为1E15 atoms/cm2 3E15 atoms/cm2，且倾斜角度约为 0°。重掺杂区364包括一边缘，大体上对准栅极结构306a的侧壁间隙壁340a。在其它的实施例中，源/漏极区可以扩散工艺形成。另外，可进行一快速热退火工艺，以活化掺杂的离子。在各实施例中，源/漏极区可用多工艺注入形成的不同掺杂轮廓。值得注意的是，重掺杂区364可依以下讨论的偏压的配置，作为一源极或一漏极。请参照图9，半导体元件300还包括自对准硅化工艺形成的自对准硅化物366，此硅化物366形成于重掺杂区354、364上以减少接触电阻。形成硅化物366的示范工艺包括沉积一金属层于基底302上方；进行一退火工艺，使硅基底302和金属层产生反应，以形成硅化物366 ；及蚀刻移除未反应的金属。值得注意的是，合并的侧壁间隙壁342和侧壁间隙壁340a、340b可在自对准硅化工艺中，用以保护其下的基底。图10显示于层间介电层上进行化学机械研磨工艺和蚀刻工艺，暴露虚设多晶栅极后的半导体元件300。半导体元件300可进行光致抗蚀剂回蚀刻工艺，移除栅极结构 306a、306b上的硬式掩模层3Ha、314b。此外，可进行蚀刻工艺以移除间隙壁340a、340b。 形成一层间介电层370于基底302上方，层间介电层370可包括高深宽比(high aspect ration process, HARP)及 / 或高密度等离子体(high density plasma, HDP)沉积工艺形成的氧化物。接着，可于层间介电层370上进行化学机械研磨工艺，以平坦化和研磨层间介电层370直到暴露栅极结构306a、306b的多晶硅层3Ua、312b。
请参照图11，可进行一适合的光刻图案方法形成一掩模374，保护栅极结构306b。 从栅极结构306a移除多晶层312a，借以形成一沟槽。多晶层31 可以湿蚀刻或干蚀刻工艺移除。例如，湿蚀刻工艺可包括暴露在含氢氧的溶液(例如氢氧化氨)、去离子水及/或其它适合的蚀刻溶液。阻障层(若在先栅极工艺中形成)可作为蚀刻的阻障。可形成P型功函数金属栅极380 (P金属栅极)于沟槽中的高介电常数介电层310a上。P金属栅极380 可包括适合形成金属栅极或部分的金属栅极的各种金属材料，包括功函数层、填入金属层、 衬层、润湿层(wetting layer)和粘合层。P金属栅极380可以原子层沉积法(ALD)、化学气相沉积法(CVD)、物理气相沉积法(PVD)或其它适合的工艺形成。P金属栅极380可还包括具有足够高的有效功函数(effective work function，EWF)值的单一金属层或多金属层结构，例如TiN、TaN, Ru、Mo、Al、WN和上述的组合。此外，一填入金属可沉积于功函数金属层上方。例如，可沉积一钛层，作为后续填入铝的润湿层。可进行一化学机械研磨工艺，以平坦化半导体元件300。在图12中，移除掩模374，接着，可从栅极结构306b移除多晶层312b，形成一沟槽。多晶层312b可以上述的湿蚀刻或干蚀刻工艺移除。值得注意的是，由于有ρ金属栅极380的存在，不需掩模保护栅极结构306a。可形成一 N型功函数金属栅极390 (N金属栅极)于高介电常数介电层310b上的沟槽中。N金属栅极390可包括适合形成金属栅极或部分的金属栅极的各种金属材料，包括功函数层、填入金属层、衬层、润湿层(wetting layer) 和粘合层。N金属栅极390可以原子层沉积法(ALD)、化学气相沉积法(CVD)、物理气相沉积法(PVD)或其它适合的工艺形成。N金属栅极390可还包括具有足够高的有效功函数 (effective work function, EffF)值的单一金属层或多金属层结构，例如TiN、TaN、Ru、Mo、 A1、WN和上述的组合。此外，一填入金属可沉积于功函数金属层上方。例如，可沉积一钛层， 作为后续填入铝的润湿层。可进行一化学机械研磨工艺，以平坦化半导体元件300。可理解的是，半导体元件300可还进行后续的工艺以形成各种元件，例如接触/插塞、内连线金属层、保护层等。请参照图13，揭示本发明一实施例作为P型(ρ沟道)IMOS元件的混合半导体元件400。半导体元件400类似于图12的半导体元件300。因此，为了简化和清楚，图12和图13类似的元件采用相同的标记。在本实施例中，半导体元件400施加偏压，所以P金属栅极380耦接至一栅极电压(Vg)，N型重掺杂区3M耦接至一源极电压(Vs)，P型重掺杂区 364耦接至一漏极电压(Vd)。在此结构中，栅极结构30 的N金属栅电极390作为一未运作的栅极结构。半导体元件400包括一具有栅极长度(Le)的沟道区和具有本质长度(L1) 的本质区。除了元件的形态相反外，半导体元件100的操作方法和图1的IMOS元件相同。请参照图14，揭示本发明一实施例作为N型(η沟道)IMOS元件的混合半导体元件500。半导体元件500类似于图12的半导体元件300。因此，为了简化和清楚，图12和图14类似的元件采用相同的标记。在本实施例中，半导体元件500施加偏压，所以N金属栅极390耦接至一栅极电压(Vg)，N型重掺杂区3Μ耦接至一漏极电压(Vd)，P型重掺杂区 364耦接至一源极电压(Vs)。在此结构中，栅极结构306a的P金属栅电极380作为一未运作的栅极结构。半导体元件400包括一具有栅极长度(Le)的沟道区和具有本质长度(L1) 的本质区。除了元件的形态相反外，半导体元件100的操作方法和图1的IMOS元件相同。虽然本发明已揭示优选实施例如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰。另外，本发明不特别限定于特定说明书中描述的实施例的工艺、装置、制造方法、组成和步骤。本领域普通技术人员可根据本发明说明书的的揭示，进一步发展出与本发明大体上具有相同功能或大体上可达成相同结果的工艺、装置、制造方法、组成和步骤。因此本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种半导体元件，包括一半导体基底；一第一栅极结构，设置于该基底上方，该第一栅极结构包括一第一导电形态的第一栅电极；一第二栅极结构，设置于该基底上方且邻近该第一栅极结构，该第二栅极结构包括一第二导电形态的第二栅电极，该第二导电形态不同于该第一导电形态；一第一掺杂区，设置于该基底中，该第一掺杂区具有该第一导电形态，该第一掺杂区包括一第一部分，对准该第一栅极结构的一侧；及一该第二导电形态的第二掺杂区，设置于该基底中，该第二掺杂区具有该第二导电形态，该第二掺杂区包括一第二部分，对准该第二栅极结构的一侧。
2.如权利要求1所述的半导体元件，其中该半导体元件包括一对称撞击游离金属氧化物晶体管元件。
3.如权利要求1所述的半导体元件，其中该第一掺杂区还包括一第一重掺杂区，相较于该第一部分具有较大的掺杂浓度，其中该第二掺杂区还包括一第二重掺杂区，相较于该第二部分具有较大的掺杂浓度。
4.一种半导体元件的制造方法，包括 提供一半导体基底，具有一有源区； 形成一隔离结构，以隔离该有源区；形成第一和第二栅极结构于该基底的有源区上方，该第一栅极结构包括一第一导电形态的第一栅电极，该第二栅极结构包括一第二导电形态的第二栅电极，该第二导电形态不同于该第一导电形态；及形成第一和第二掺杂区于该基底的有源区中，该第一掺杂区具有该第一导电形态，该第二掺杂区具有该第二导电形态，其中该第一和第二栅极结构设置于该第一和第二掺杂区之间。
5.如权利要求4所述的半导体元件的制造方法，其中形成该第一和第二栅极结构的步骤包括分别形成第一和第二虚设栅极结构；于该第一和第二虚设栅极结构的侧壁形成间隔物，其中分别形成于该第一和第二虚设栅极结构的相对侧壁的间隔物合并在一起；以该第一栅电极取代该第一虚设栅极结构；及以该第二栅电极取代该第二虚设栅极结构。
6.如权利要求4所述的半导体元件的制造方法，其中该第一导电形态是P型，该第二导电形态是N型，该半导体元件为N型对称撞击游离金属氧化物晶体管元件，其中该第二栅极结构作为操作栅极，其中该第一栅极结构作为未操作栅极，其中该第一掺杂区作为一源极， 且该第二掺杂区作为一漏极。
7.如权利要求4所述的半导体元件的制造方法，该半导体元件为P型对称撞击游离金属氧化物晶体管元件，其中该第一栅极结构作为操作栅极，其中该第二栅极结构作为未操作栅极，其中该第二掺杂区作为一源极，且该第一掺杂区作为一漏极。
8.如权利要求4所述的半导体元件的制造方法，其中形成该第一和第二掺杂区的步骤包括在形成该间隔物之前，形成该第一导电形态的第一轻掺杂区，对准该第一虚设栅极结构其中一侧壁；在形成该间隔物之前，形成该第二导电形态的第二轻掺杂区，对准该第二虚设栅极结构其中一侧壁；形成该第一导电形态的第一重掺杂区，对准形成于该第一虚设栅极结构的侧壁间隔物；形成该第二导电形态的第二重掺杂区，对准形成于该第二虚设栅极结构的侧壁间隔物；其中该合并的间隔物在形成该第一和第二重掺杂区时，保护直接位于该间隙壁下的部分基底。
9.如权利要求8所述的半导体元件的制造方法，还包括进行一自对准硅化工艺，以分别于该第一和第二重掺杂区形成硅化物。
10.一种半导体元件，包括一半导体基底，具有一有源区； 一隔离结构，隔离该有源区；第一和第二栅极结构，设置于该基底的有源区上方，该第一栅极结构包括一第一导电形态的第一栅电极，该第二栅极结构包括一第二导电形态的第二栅电极，该第二导电形态不同于该第一导电形态；及第一和第二掺杂区，设置于该基底的有源区中，该第一掺杂区具有该第一导电形态，该第二掺杂区具有该第二导电形态。
全文摘要
本发明提供一种半导体元件及其制造方法，该元件包括一半导体基底；一第一栅极结构，设置于基底上方，第一栅极结构包括一第一导电形态的第一栅电极；一第二栅极结构，设置于基底上方且邻近第一栅极结构，第二栅极结构包括一第二导电形态的第二栅电极，第二导电形态不同于第一导电形态；一第一导电形态的第一掺杂区，设置于基底中，第一掺杂区包括一第一部分，对准第一栅极结构的一侧；及一第二导电形态的第二掺杂区，设置于基底中，第二掺杂区包括一第二部分，对准第二栅极结构的一侧。本发明具有能够在不增加闭态漏电流，而使电源供应电压可进一步微缩的潜力产品元件。
文档编号H01L29/40GK102194876SQ20101025465
公开日2011年9月21日 申请日期2010年8月13日 优先权日2010年3月16日
发明者庄学理, 张立伟, 朱鸣 申请人:台湾积体电路制造股份有限公司